1　引言

　　近年來，模擬集成電路設(shè)計(jì)技術(shù)隨著CMOS工藝技術(shù)一起得到了飛速的發(fā)展，芯片系統(tǒng)集成（sys2temonchip）技術(shù)已經(jīng)受到學(xué)術(shù)界及工業(yè)界廣泛關(guān)注。隨著電路系統(tǒng)結(jié)構(gòu)的進(jìn)一步復(fù)雜化，對(duì)模擬電路基本模塊，如A/D、D/A轉(zhuǎn)換器，濾波器電路以及鎖相環(huán)等電路提出了更高及速度的要求。由于帶隙基準(zhǔn)電壓、電流源電路的輸出電壓及電流幾乎不受溫度和電源電壓變化的影響，這就使得片內(nèi)集成的帶隙基準(zhǔn)電壓、電流源電路成了模擬集成電路芯片中不可缺少的關(guān)鍵部件。傳統(tǒng)的基準(zhǔn)電壓源電路在0～70℃的溫度范圍內(nèi)能產(chǎn)生溫度系數(shù)為10-4?℃的基準(zhǔn)電壓，而且由于電路中存在運(yùn)算放大器，基準(zhǔn)源的指標(biāo)在很大程度上受到運(yùn)放失調(diào)電壓（Offset）、電源電壓抑制比（PSRR）等的限制，要想進(jìn)一步提高電路的性能需在電路結(jié)構(gòu)上進(jìn)行改進(jìn)。

　　本文采用自偏壓電流源電路，去掉運(yùn)算放大器，利用MOS管電流鏡技術(shù)補(bǔ)償其輸出電壓所經(jīng)過的三極管的基極電流獲得的鏡像電流，得到了在-20～+80℃溫度范圍內(nèi)具有3×10-6?℃的溫度系數(shù)的基準(zhǔn)電壓，并在該電路中采用自偏壓、疊加式（Cas2code）結(jié)構(gòu)電流源，將基準(zhǔn)電壓源的電源電壓抑制比提高到了-85dB.

　　2　電路結(jié)構(gòu)

　　2.1　傳統(tǒng)的帶隙基準(zhǔn)電壓源電路

　　理想的帶隙基準(zhǔn)電壓源電路的輸出電壓幾乎不受溫度變化、工藝變化、電源電壓波動(dòng)等因素的影響。這就要求我們?cè)趲痘鶞?zhǔn)電路中加入具有負(fù)溫度系數(shù)的二極管以及正溫度系數(shù)的熱電壓Vt,將這兩部分電壓適當(dāng)相加，可得到如下所示的輸出電壓：

　　將（1）式對(duì)溫度微分，得到二極管電壓在室溫時(shí)的溫度系數(shù)為-212mV?℃，而熱電壓Vt（Vt=KT?q）在室溫時(shí)的溫度系數(shù)為+01085mV?℃，再將這兩個(gè)溫度系數(shù)代入（1）式，可求得基準(zhǔn)電壓具有零溫度系數(shù)時(shí)K的值。傳統(tǒng)的帶隙基準(zhǔn)電壓源電路結(jié)構(gòu)如圖1所示。

圖1　傳統(tǒng)的帶隙基準(zhǔn)電壓源電路

　　圖1中運(yùn)算放大器的作用是在電路處于深度負(fù)反饋的情況下，使a,b兩點(diǎn)的電壓相等，若R1=R2,則會(huì)使得I1=I2,并滿足：

　　適當(dāng)選取R 2, R 3 和n 值的大小， 即可得到具有零溫度系數(shù)的輸出電壓V ref. 由于輸入MO S 管的非對(duì)稱性， 運(yùn)算放大器存在有輸入失調(diào)電壓， 也就是當(dāng)運(yùn)放的輸入電壓為零時(shí)， 其輸出電壓不為零。 當(dāng)運(yùn)放的輸入電壓為V OS時(shí)， 我們可以得到基準(zhǔn)電壓的輸出如（7） 式所示：

　　此時(shí)基準(zhǔn)源輸出電壓的電源電壓抑制比完全受限于運(yùn)算放大器的電源電壓抑制比的大小。

　　2.2　高帶隙基準(zhǔn)電壓、電流源電路

　　由于傳統(tǒng)的帶隙基準(zhǔn)電壓源電路中包括運(yùn)算放大器，使得輸出的基準(zhǔn)電壓Vref存在失調(diào)電壓，同時(shí)其電源電壓抑制比在很大的程度上受限于運(yùn)算放大器，因而使得傳統(tǒng)帶隙基準(zhǔn)電壓源電路的性能指標(biāo)的進(jìn)一步提高受到很大限制。我們?cè)趥鹘y(tǒng)帶隙基準(zhǔn)電壓源的基礎(chǔ)上進(jìn)一步改進(jìn)，去掉電路中的運(yùn)算放大器，采用自偏壓、疊加式結(jié)構(gòu)的電流源、電流鏡電路，同時(shí)通過補(bǔ)償輸出基準(zhǔn)電壓所經(jīng)過的三極管的基極電流獲得的鏡像電流源設(shè)計(jì)得到了具有3×10-6?℃的溫度系數(shù)和-85dB的電源電壓抑制比的帶隙基準(zhǔn)電壓源電路，如圖2所示。由于圖2電路中的pnp三極管是采用CMOS工藝做成，其襯底接地，放大倍數(shù)很小（B=315左右），所以，其基極所分掉的電流就很大（Ib=Ic?B），而且其電流成分復(fù)雜，溫度系數(shù)很難得到有效補(bǔ)償。由$Vbe在電阻R1上所產(chǎn)生的基準(zhǔn)電流通過電流鏡復(fù)制后流入到電阻R2上，此時(shí)，還存在有三極管Q3的基極電流流入到電阻R2上，使得流經(jīng)電阻R2上的電流不能和源電流得到匹配，從而導(dǎo)致電阻R1,R2也無法得到匹配。

圖2　高帶隙基準(zhǔn)電壓、電流源電路

　　在圖2所示的帶隙基準(zhǔn)電壓、電流源電路中，三極管Q1,Q2,Q3,電阻R1,R2產(chǎn)生帶隙基準(zhǔn)電壓。電路中由于采用了疊加式結(jié)構(gòu)的自偏壓電流源電路（MOS管M1～M8），不僅能在電路工作狀態(tài)下保證A,B兩點(diǎn)的電壓相等，還能使輸出的基準(zhǔn)電壓Vref具有較高的電源電壓抑制比。電路中由三極管Q1,Q2所產(chǎn)生的Vbe（基極和發(fā)射極電壓差）電壓之差，$Vbe作用在電阻R1上形成基準(zhǔn)電流（50LA），通過電流鏡復(fù)制技術(shù)，將該電流復(fù)制放大8倍（400LA）后在電阻R2上產(chǎn)生壓降，再經(jīng)過三極管Q3的pn結(jié)形成得到基準(zhǔn)電壓Vref.此外，電路中的電阻R4,R5的阻值為50k8,和接成電容方式的大尺寸MOS管M36一起主要對(duì)輸出基準(zhǔn)電壓起濾波作用。

　　電路中的三極管Q4以及接成電流源、電流鏡方式的MOS管M15,M16主要用來分流三極管Q3上的基極電流，從而使R2得到的鏡像電流后得到進(jìn)一步提升的輸出基準(zhǔn)電壓Vref.由于三極管Q3上的電流是Q4上電流的兩倍，要完全分流Q3管上的基極電流，必須在保證M15,M16管的寬/長(zhǎng)（W/L）比完全一樣之外，M15管的個(gè)數(shù)還應(yīng)為M16管的兩倍。

　　電路中的MOS管M23～M31、三極管Q5以及電阻R3主要用來產(chǎn)生基準(zhǔn)電流源電路，然后通過疊加式結(jié)構(gòu)的電流鏡（M44～M46）形成基準(zhǔn)電流Ibias1,Ibias2.

　　電路中MOS管M34,M35的溝道長(zhǎng)度L較大，溝道寬度W較小，即其寬？長(zhǎng)比很小。在電路正常工作過程時(shí)，這兩個(gè)管子主要工作在線性區(qū)作阻值較大的有源電阻之用，這部分電路連同MOS管M37～M40主要用于基準(zhǔn)電壓源電路的啟動(dòng)，因?yàn)樽云珘簬痘鶞?zhǔn)電壓源電路存在有兩種穩(wěn)定狀態(tài)，一種是電路的非工作狀態(tài)，另一種是工作狀態(tài)。電路中的PDNN是對(duì)電路進(jìn)行關(guān)斷之用，基準(zhǔn)電壓源電路正常工作時(shí)，PDNN接低電平，電路關(guān)斷時(shí)接高電平。

　　在電路中電源電壓上電的一瞬間，由于串聯(lián)起來的MOS管M34,M35的VGS較大，C點(diǎn)的電位立即被拉上去，MOS管M37～M40立即導(dǎo)通，電路中D,E兩點(diǎn)的電壓相應(yīng)地被拉低，有電流從MOS管M8,M6以及M20,M17,M18中流過，電路中的工作點(diǎn)會(huì)立即建立起來。當(dāng)電路處于穩(wěn)定工作狀態(tài)時(shí)，由于作為源電阻之用的MOS管M34,M35的阻值很大，流過這些管子中的電流會(huì)很?。?LA左右），使得C點(diǎn)的電壓很低，通常為27mV左右，此時(shí)MOS管M37～M40能可靠地截止。

　　由圖2可得到如下等式：

　　此時(shí)有VA=VB由（8）～（10）式可得到：

　　由于MOS管M9,M11所采用的是8倍電流鏡，所以流過電阻R2上的電流是電阻R1上電流的8倍，同時(shí)MOS管M17～M22上所產(chǎn)生的兩支電流也流進(jìn)Q1管，從圖中可見，流入到三極管Q1中的電流是Q2管中電流的2倍。由以上各式可以得到：

　　由于Veb3的溫度系數(shù)為-212mV℃，Vt的溫度系數(shù)為+01085mV℃；這樣，Vref在一定溫度范圍內(nèi)能得到較好地補(bǔ)償。將（13）式對(duì)溫度求導(dǎo)，要得到溫度系數(shù)為零的基準(zhǔn)電壓Vref,即要滿足：

　　得到：

　　可見在溫度T0時(shí)，要得到溫度系數(shù)為零的基準(zhǔn)電壓Vref,電阻R2和R1的比值為1112.

　　圖2電路中所采用的疊加式電流源電路，由于采用了“自偏壓式”共源共柵結(jié)構(gòu)電路，因而能較大幅度地改善基準(zhǔn)源電路的電源電壓抑制比特性。

　　3　高帶隙基準(zhǔn)電壓源的版圖設(shè)計(jì)

　　高帶隙基準(zhǔn)電壓源電路的版圖設(shè)計(jì)對(duì)于其的影響起著至關(guān)重要的作用。根據(jù)電路設(shè)計(jì)要求，我們?cè)诎鎴D電路中將對(duì)其性能影響起關(guān)鍵作用的器件進(jìn)行了布局的要求：

　?。?）圖2所示原理電路中的Q1,Q2管要求能進(jìn)行良好地匹配，由于Q1管的個(gè)數(shù)為1,而Q2管的個(gè)數(shù)為9,從版圖中可以看出Q2管分布在Q1管的周圍。

　?。?）圖2所示電路中的電阻R1和R2要求能良好地匹配。

　　（3）圖2所示電路中的電流鏡也要求能良好匹配。

　　4　高帶隙基準(zhǔn)電壓源的仿真及測(cè)試結(jié)果

　　高帶隙基準(zhǔn)電壓源電路采用臺(tái)積電（TSMC）5V電源電壓、0135Lm（313V?5V）、2P4MCMOS工藝生產(chǎn)制造，芯片面積為01654mm×01340mm,功耗為512mW.

　　基準(zhǔn)電壓源的輸出電壓Vref在-20～+80℃的溫度范圍內(nèi)的仿真曲線從圖3可以看出。同時(shí)，從其頻響曲線圖4上還可以看出，基準(zhǔn)源電路的輸出電壓具備較高的電源電壓抑制比（-85dB）。由于電路中R1,R2的匹配對(duì)輸出的性能指標(biāo)影響較大，需在版圖中的電阻上加入修整（Trimming）電路保證，此外，版圖中三極管Q1,Q2也需得到較好的匹配，這樣，Q1管可放在中間，Q2管可放在Q1管的周圍。

　　仿真得到的帶隙基準(zhǔn)電壓源電路溫度曲線、輸出頻響曲線如圖3、圖4所示，電路版圖及芯片照片圖分別如圖5、圖6所示，芯片的測(cè)試結(jié)果如表1所示。

圖3　帶隙基準(zhǔn)電壓源電路輸出電壓V ref在- 20～ + 80℃時(shí)的溫度曲線

圖4　帶隙基準(zhǔn)電壓源電路的輸出電壓V ref的電源電壓抑制比

圖5　帶隙基準(zhǔn)電壓、電流源電路的版圖

圖6　含有帶隙基準(zhǔn)電壓、電流源電路的芯片照片圖

表1　測(cè)量得到的帶隙基準(zhǔn)電壓源電路芯片特性

　　5　結(jié)論

　　本文提出了一種自偏壓、疊加式電流源結(jié)構(gòu)帶隙基準(zhǔn)電壓源電路。通過補(bǔ)償基準(zhǔn)電壓源輸出電壓所經(jīng)過的三極管的基極電流得到了在-20～+80℃溫度范圍內(nèi)溫度系數(shù)為3×10-6℃，電源電壓抑制比為-85dB的高帶隙基準(zhǔn)電壓輸出，消除了傳統(tǒng)基準(zhǔn)源電路因運(yùn)放中存在失調(diào)電壓及電源電壓抑制比限制基準(zhǔn)源指標(biāo)的進(jìn)一步提高等各項(xiàng)不利因素。對(duì)所流出的帶隙基準(zhǔn)電壓源芯片進(jìn)行了測(cè)試及分析，實(shí)際測(cè)得的基準(zhǔn)電壓源的各項(xiàng)指標(biāo)與仿真結(jié)果基本吻合，各項(xiàng)實(shí)測(cè)指標(biāo)完全滿足設(shè)計(jì)要求，將此電路應(yīng)用于數(shù)模混合等各項(xiàng)特性指標(biāo)要求較高的通信芯片中，具有極其廣泛的應(yīng)用前景。