圖1 不斷發(fā)展的DSP處理需求

　　FPGA做數(shù)字處理的特點(diǎn)是什么？對(duì)于普通的DSP，數(shù)字信號(hào)處理主要用一個(gè)單元，傳統(tǒng)的DSP處理器是一個(gè)高性能的數(shù)字處理器，里面包括一個(gè)高性能的單元可以運(yùn)行到幾個(gè)GHz的速度，但是它僅僅是一個(gè)單元，當(dāng)你做比較復(fù)雜的運(yùn)算就可能來回循環(huán)幾百次才可以做完這個(gè)運(yùn)算（圖2下），因此它的速度反而并不很快。

圖2 為何FPGA用于DSP

　　FPGA是一個(gè)天生的并行處理結(jié)構(gòu)，F(xiàn)PGA里包含了有幾百個(gè)單元，例如Xilinx Virtex-5 SXT是550MHz，但可以在一個(gè)單元之內(nèi)迅速把這個(gè)復(fù)雜的運(yùn)算完成（圖2上），所以FPGA的性能實(shí)際上是遠(yuǎn)遠(yuǎn)高于傳統(tǒng)的DSP（圖3）。

圖3  DSP性能差距

　　根據(jù)令人信服的獨(dú)立第三方benchmark表明： Altera的器件具有10x/美元的DSP性能。應(yīng)用FPGA協(xié)處理器的系統(tǒng)架

　　構(gòu)可以卸載傳統(tǒng)DSP的工作負(fù)載，并且有效執(zhí)行復(fù)雜的數(shù)學(xué)計(jì)算算法，提升DSP系統(tǒng)級(jí)效能。

　　那么，用于DSP（數(shù)字信號(hào)處理）功能的FGPA與傳統(tǒng)的DSP（數(shù)字信號(hào)處理器）之間是什么關(guān)系？FPGA廠商認(rèn)為：傳統(tǒng)的DSP是可編程的DSP，實(shí)際上是做信號(hào)處理理想的方案；但是隨著目前運(yùn)算的越來越復(fù)雜，標(biāo)準(zhǔn)的變化，對(duì)于高清、多通道、實(shí)時(shí)要求越來越高，所以在應(yīng)用他們方法處理過程中有一個(gè)性能空白的地方，而這個(gè)地方越來越多的用戶在用FPGA實(shí)施處理，所以可以認(rèn)為FPGA和DSP是互為補(bǔ)充的，尤其體現(xiàn)在邏輯的復(fù)用和合并方面。

　　邏輯的復(fù)用和合并需要新的外設(shè)和不同帶寬總線實(shí)現(xiàn)的時(shí)候，這時(shí)用FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理給工程師很大的靈活性，同時(shí)FPGA并行處理的能力強(qiáng)大，可幫助DSP做很多性能加速，以解決超負(fù)載的問題。這方面，F(xiàn)PGA廠商與TI有一種共識(shí)，雙方在很多方面是互為補(bǔ)充，共同給客戶提供一個(gè)更好的解決方案。

圖4  高性能DSP

　　FPGA的DSP的演進(jìn)是這樣的：把邏輯固化編程為一個(gè)固化的乘法器，然后把它提升更高的階段，變成一個(gè)乘法累加單元（MAC）。為什么這樣呢？因?yàn)閿?shù)字信號(hào)處理并不是簡單的乘法，在做數(shù)字信號(hào)處理的時(shí)候，會(huì)碰到很多乘和乘累加，還有比較、計(jì)數(shù)和矩陣運(yùn)算等，如果這些都通過乘法器來做的話，需要信號(hào)處理的和熟悉FPGA的才可以做到。

　　FPGA的DSP的另一個(gè)優(yōu)勢是，可以保證能夠運(yùn)行在250MHz以上，上限沒有給出，這取決于用戶，對(duì)一些有經(jīng)驗(yàn)的用戶可以運(yùn)行到300MHz以上。但是對(duì)一個(gè)DSP設(shè)計(jì)人員，由于對(duì)FPGA不是很熟悉，也可以輕易運(yùn)行到250MHz。

　　Xilinx 8款產(chǎn)品

　　Xilinx目前有8款FPGA的DSP。其中Sparten-3A DSP為低端產(chǎn)品，今年4月16日剛剛發(fā)布。高端的Virtex-DSP分為兩個(gè)產(chǎn)品線：Virtex-4 SX，采用65nm工藝的Virtex-5 SXT。

　　很多DSP工程師非常關(guān)心DSP的性能夠不夠高？所以Xilinx的產(chǎn)品從21多到352個(gè)GMAC/s（千兆乘加/秒），以提供不同范圍的性能，同時(shí)也增大在存儲(chǔ)器方面的帶寬。因此速產(chǎn)品可以運(yùn)行到250MHz，高速產(chǎn)品運(yùn)行到550MHz；MAC單元從84到640。

　　Altera的產(chǎn)品線

　　高密度Stratix III器件拓展FPGA的DSP性能。嵌入式DSP模塊運(yùn)行在550Hz，這些器件可達(dá)到每秒492千兆乘加（GMAC）的性能，并結(jié)合良好的邏輯結(jié)構(gòu)與速度優(yōu)化的互連。

　　低成本Cyclone III FPGA所提供的好處包括DSP性能、靈活性和更快的面市時(shí)間。廉價(jià)的Cyclone III ECP3C5擁有足夠的嵌入式乘法器和邏輯資源，可以在1080p高清晰度視頻上進(jìn)行實(shí)時(shí)7×7像素過濾。Cyclone III是對(duì)成本敏感DSP應(yīng)用的正確選擇。

　　對(duì)于量大的應(yīng)用， Stratix II器件可以引腳完全兼容地移植到HardCopy II結(jié)構(gòu)化ASIC，從而保證客戶的設(shè)計(jì)功能沒有任何改變。Altera的新一代結(jié)構(gòu)化ASIC芯片，邏輯相當(dāng)于多達(dá)220萬ASIC門，DSP模塊相當(dāng)于額外的140萬門，還有集成超過8 Mbits的嵌入式存儲(chǔ)器。

　　但顯然，不同技術(shù)之間仍存在各種折衷，這也使得一些人相信，在可預(yù)見的未來，設(shè)計(jì)人員將繼續(xù)面對(duì)芯片選型所帶來的挑戰(zhàn)。例如，固定功能的ASIC和ASSP，一般能得到高于FPGA的吞吐量和性價(jià)比，但這些優(yōu)勢卻是以其它方面的重大損失為代價(jià)的?！盉DTI指出。FPGA的關(guān)鍵優(yōu)勢，就在于其靈活性，以及開發(fā)者能夠根據(jù)特定應(yīng)用對(duì)其進(jìn)行配置?！霸谀軓牟⑿刑幚慝@益的應(yīng)用中，高性能FPGA每個(gè)時(shí)鐘周期能完成更多工作。”BDTI顯示。但是，盡管FPGA具備靈活優(yōu)勢，許多DSP工程師卻并不熟悉面向DSP的FPGA，他們傾向于選擇更傳統(tǒng)的技術(shù)方案。”該指出?；蛟S，一個(gè)更大的難題，是在器件性能和應(yīng)用開發(fā)之間做權(quán)衡?！癋PGA更難以使用，因?yàn)樗幸惶撞煌脑O(shè)計(jì)和技巧?！盉ier解釋道，“在FPGA上創(chuàng)建一個(gè)優(yōu)化應(yīng)用是個(gè)費(fèi)時(shí)的過程。”為了提升FPGA的吸引力以及易用性，F(xiàn)PGA廠商近將精力投入在開發(fā)幾項(xiàng)關(guān)鍵技術(shù)上，即：高層工具、模塊庫和以處理器為中心的設(shè)計(jì)。的確，尤其是FPGA工具正在取得長足進(jìn)展。“這意味著，在今后幾年，當(dāng)前橫亙在FPGA和DSP之間（且明顯有利于DSP）的易用性差異將逐漸縮小?！痹摽偨Y(jié)道。