1 引言

　　由于是對(duì)射頻信號(hào)直接進(jìn)行采樣，結(jié)構(gòu)簡(jiǎn)潔，并把模擬電路部分減小到限度，無(wú)疑是理想的方式，但這種結(jié)構(gòu)不僅對(duì)A/D轉(zhuǎn)換器的性能如轉(zhuǎn)換速率、工作帶寬、動(dòng)態(tài)范圍提出了非常高的要求，同時(shí)對(duì)后續(xù)DSP或ASIC的處理速度要求過(guò)高，以至于無(wú)法實(shí)現(xiàn)；寬帶中頻采樣的軟件無(wú)線電結(jié)構(gòu)與目前的中頻數(shù)字化接收機(jī)（發(fā)射機(jī)）的結(jié)構(gòu)是類似的，都采用了多次混頻體制，在適當(dāng)?shù)闹蓄l位置進(jìn)行數(shù)字化。

    軟件無(wú)線電的基本思想是以一個(gè)通用、標(biāo)準(zhǔn)、模塊化的硬件平臺(tái)為依托，通過(guò)軟件編程來(lái)實(shí)現(xiàn)無(wú)線電臺(tái)的各種功能，從基于硬件、面向用途的電臺(tái)設(shè)計(jì)方法中解放出來(lái)。功能的軟件化實(shí)現(xiàn)勢(shì)力要求減少功能單一、靈活性差的硬件電路，尤其是減少模擬環(huán)節(jié)，把數(shù)字化處理（A/D和D/A變換）盡量靠近天線。軟件無(wú)線電強(qiáng)調(diào)體系結(jié)構(gòu)的開放性和全面可編程性，通過(guò)軟件更新改變硬件配置結(jié)構(gòu)，實(shí)現(xiàn)新的功能。軟件無(wú)線電采用標(biāo)準(zhǔn)的、高性能的開放式總線結(jié)構(gòu)，以利于硬件模塊的不斷升級(jí)和擴(kuò)展。

　　2 單信道軟件無(wú)線電數(shù)學(xué)模型

　　單信道軟件無(wú)線電接收機(jī)和發(fā)射機(jī)的數(shù)學(xué)模型如圖1所示。以接收機(jī)為例，將數(shù)字處理流程分為兩部分：一是數(shù)字下變頻部分，包含NCO、混頻器、低通濾波以及抽取濾波器；二是基帶信號(hào)處理部分，包含解調(diào)、譯碼、自適應(yīng)均衡、幀調(diào)整、比特調(diào)整和鏈路去加密等算法。數(shù)字下變頻單元的功能一是進(jìn)行頻譜搬移，將射頻信號(hào)或中頻信號(hào)轉(zhuǎn)換為零中頻信號(hào)；二是降低采樣速率，將滿足射頻或中頻采樣定理的高速采樣信號(hào)降低為低速基帶采樣信號(hào)。

　　就目前器件的發(fā)展水平，要想實(shí)現(xiàn)完全的射頻數(shù)字化，幾乎還不太可能，所以研究的重點(diǎn)往往放在中頻數(shù)字化上。根據(jù)上面的分析，中頻數(shù)字化中基帶信號(hào)處理部分由于處在較低速率上，一般采用通用DSP方案實(shí)現(xiàn)，通過(guò)軟件來(lái)實(shí)現(xiàn)各種功能；而對(duì)于數(shù)字變頻部分，它們過(guò)高的速率使得通用DSP無(wú)能為力，即使像運(yùn)算速度已高達(dá)600 MHz的TMS320C64X也不能解決數(shù)字中頻的處理。目前，人們已經(jīng)提出了一些解決關(guān)鍵元器件的方法，并已出現(xiàn)了大量的數(shù)字中頻產(chǎn)品，像Harris公司的可編程數(shù)字上/下變頻器HSP50415、HSP50216等都為軟件無(wú)線電的實(shí)現(xiàn)奠定了良好的基礎(chǔ)。同時(shí)，在另一方面，由于FPGA技術(shù)的迅速發(fā)展，超大規(guī)模、高速度的FPGA芯片不斷出現(xiàn)，為實(shí)現(xiàn)高速數(shù)字信號(hào)處理提供了可能，這種FPGA加DSP的設(shè)計(jì)方法為實(shí)現(xiàn)軟件無(wú)線電提供了一種更加靈活的方案。

　　3 幾種技術(shù)方案的比較

　　3.1 FPGA的發(fā)展現(xiàn)狀

　　FPGA（Field Programmable Gate Array）現(xiàn)場(chǎng)可編程門陣列是近10年發(fā)展起來(lái)的新型可編程邏輯器件。由于FPGA器件的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)存儲(chǔ)在片外的EPROM或其它存儲(chǔ)體上，人們可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂現(xiàn)場(chǎng)編程。FPGA與CPLD一起在數(shù)字電路中發(fā)揮著巨大的作用。 FPGA技術(shù)的發(fā)展可以從的FPGA生產(chǎn)廠商Xillinx公司推出的產(chǎn)品看出，無(wú)論是在規(guī)模、處理速度還是功耗上，都得到了長(zhǎng)足的進(jìn)步

　　3.2 FPGA與ASIC的比較

　　下面我們從功耗、體積、成本、現(xiàn)場(chǎng)可編程性以及硅芯片的解決方案等角度分別對(duì)高速DSP、ASIC以及FPGA設(shè)計(jì)方案進(jìn)行比較，如表1所示。

　　從表1中可以看出，與ASIC設(shè)計(jì)方案比較，F(xiàn)PGA具有更大的靈活性。ASIC設(shè)計(jì)是在集成電路界被認(rèn)為是一種為專門目的而設(shè)計(jì)的集成電路。設(shè)計(jì)系統(tǒng)直接使用可重構(gòu)的FPGA,不但增加了設(shè)計(jì)的靈活性。

　　3.3 FPGA與DSP的比較

　　DSP芯片，也稱數(shù)字信號(hào)處理器， 是一種具有特殊結(jié)構(gòu)的微處理器。DSP芯片的內(nèi)部采用程序和數(shù)據(jù)分開的哈佛結(jié)構(gòu)，具有專門的硬件乘法器，廣泛采用流水線操作，提供特殊的DSP指令，可以用來(lái)快速的實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法。但要達(dá)到千兆赫量級(jí)的時(shí)鐘速度所要求的功耗仍然較高，并且其串行處理的結(jié)構(gòu)不可能實(shí)現(xiàn)高階的數(shù)字濾波器功能（如表2所示）。

　　4 FPGA在數(shù)字中頻處理中的應(yīng)用

　　根據(jù)圖1所示數(shù)學(xué)模型，F(xiàn)PGA在軟件無(wú)線電中的應(yīng)用主要體現(xiàn)在數(shù)字上變頻DUC和數(shù)字下變頻DDC中。經(jīng)過(guò)A/D采樣后的信息直接送給FPGA,在FPGA中完成本地混頻，把中頻信號(hào)搬移到基帶信號(hào)，然后經(jīng)過(guò)低通濾波和多級(jí)抽取濾波，降低信息的采樣速率，由FPGA送至通用DSP,實(shí)現(xiàn)基帶信號(hào)的調(diào)制解調(diào)；對(duì)于數(shù)字上變頻結(jié)構(gòu)，和下變頻有完全對(duì)稱的結(jié)構(gòu)。

　　4.1 本地頻率產(chǎn)生器和混頻器

　　DDC結(jié)構(gòu)中個(gè)環(huán)節(jié)就是要實(shí)現(xiàn)本地?cái)?shù)字混頻，主要由兩個(gè)部件完成，一是乘法器，二是數(shù)控振蕩器（NCO）。乘法器是數(shù)字信號(hào)處理中的基本運(yùn)算單元，在FPGA中設(shè)計(jì)較為復(fù)雜，而且占用資源也比較多，但在具體實(shí)現(xiàn)FIR濾波時(shí)，往往不采用這種直接的乘累加的形式，以免占用大量的資源；在實(shí)現(xiàn)混頻時(shí)，由于只需兩個(gè)乘法器，而且是在很高的速率下進(jìn)行，所以不考慮資源的限制。

　　NCO的硬件結(jié)構(gòu)如圖2所示，主要由相位累加器和SIN/COS表構(gòu)成。相位累加器產(chǎn)生的相位作為地址去查找ROM表，查到的SIN/COS值即本地載波的數(shù)字頻率送至乘法器，完成混頻。在實(shí)現(xiàn)NCO時(shí)有以下參數(shù)值得注意：

　　· NCO產(chǎn)生數(shù)字頻率的。此參數(shù)與SIN/COS 值的位數(shù)有關(guān)，位數(shù)越寬，則也就越高，但占用FPGA的資源也就越多。

　　· 載波的同步。如果需要本地載波做到嚴(yán)格的同步，則需要額外的鎖相環(huán)結(jié)構(gòu)獲取偏移相位，進(jìn)行調(diào)整。

　　· NCO輸出頻率的噪聲。噪聲的產(chǎn)生與頻率在時(shí)間上量化有關(guān)，由于采樣時(shí)刻不一定嚴(yán)格對(duì)齊載波的相位，所以會(huì)產(chǎn)生噪聲，但構(gòu)造更大的正弦或余弦表會(huì)減少噪聲分量，這同樣會(huì)增加FPGA的資源占用。

　　4.2 抽樣率變換濾波器組

　　下變頻過(guò)程中經(jīng)過(guò)混頻后的信號(hào)必須進(jìn)行抽取濾波，以便降低抽樣速率，使得通用的DSP對(duì)基帶信號(hào)處理時(shí)有充足的時(shí)間完成運(yùn)算；同樣，在上變頻過(guò)程中，首先要進(jìn)行插值濾波，提高抽樣速率，從而實(shí)現(xiàn)在IF范圍內(nèi)頻譜的搬移。 根據(jù)DDC總抽取因子的大小，我們把數(shù)字下變頻分為兩類：即當(dāng)抽取率大于32時(shí)，認(rèn)為是窄帶下變頻，反之則認(rèn)為是寬帶下變頻。無(wú)論是寬帶還是窄帶，一般都采用FIR結(jié)構(gòu)實(shí)現(xiàn)抽取濾波器，但對(duì)于窄帶下變頻，由于抽取因子較大，所以其抽取濾波器組也更為復(fù)雜一些，對(duì)窄帶下變頻作如圖3設(shè)計(jì)，其中CIC濾波器為整系數(shù)濾波器，濾波時(shí)無(wú)需乘法運(yùn)算，而半帶濾波器有一半系數(shù)為零。

　　實(shí)現(xiàn)FIR濾波功能的基本元素包括乘法器、加法器、延遲單元以及存儲(chǔ)單元等，其中乘法器的設(shè)計(jì)為復(fù)雜。用FPGA技術(shù)作乘累加運(yùn)算通常有移位相加、加法器樹、查詢表和邏輯樹等設(shè)計(jì)方法，不管采取哪種方法，要實(shí)現(xiàn)一個(gè)高階的數(shù)字濾波器都將占用相當(dāng)大的資源。相比較來(lái)說(shuō)，采用分布式運(yùn)算DA算法（Distributed Arithmetic）的FPGA設(shè)計(jì)無(wú)論是在邏輯資源占用上，還是處理速度上都具有很大的優(yōu)勢(shì)，特別是對(duì)于基于SRAM結(jié)構(gòu)的FPGA更加適合于DSP功能的設(shè)計(jì)。隨著大規(guī)模集成電路技術(shù)的發(fā)展，特別是可編程邏輯器件的發(fā)展，DA算法在數(shù)字濾波器硬件設(shè)計(jì)中的研究進(jìn)一步加強(qiáng)，SDA（串行DA）算法和PDA（并行DA）算法已成為FPGA實(shí)現(xiàn)DSP功能為有效的方法。根據(jù)DA算法設(shè)計(jì)的思想，我們進(jìn)行FIR濾波器設(shè)計(jì)如圖4所示。

　　圖4為FIR濾波器實(shí)現(xiàn)的串行DA形式，其中S-REG為串行移位寄存器，實(shí)現(xiàn)輸入數(shù)據(jù)的并/串轉(zhuǎn)換，并由TSB（Time-Skew Buffer）完成數(shù)據(jù)的移位緩存，產(chǎn)生訪問(wèn)DALUT的地址；查表后得到的輸 出數(shù)據(jù)由定標(biāo)ACC單元完成累加，累加的結(jié)果即為濾波后的值。 SDA算法處理的速度與抽頭系數(shù)的大小無(wú)關(guān)，只與輸入信號(hào)的數(shù)據(jù)位數(shù)有關(guān)，PDA（并行DA）算法可相應(yīng)提高信號(hào)處理的速度，但它是以犧牲更大的邏輯單元為代價(jià)的。為了實(shí)現(xiàn)較高性能的濾波器指標(biāo)，往往需要很多個(gè)抽頭，這時(shí)DALUT必然會(huì)占用很大的空間。

　　4.3 FPGA實(shí)現(xiàn)和實(shí)驗(yàn)結(jié)果

　　如圖5所示，中頻A/D、D/A分別采用AD公司的AD9224和AD9764,其中AD9224分辨率為12bit,AD9764為14 bit,采樣速率為30.720MHz;DSP選用TI公司的TMS320C5410芯片，處理速度為100MIPS;音頻A/D、D/A由TLV320AIC10實(shí)現(xiàn)。該芯片主要完成抽取率為512的DDC功能和插值率同樣為512的DUC功能，而且是在同一片F(xiàn)PGA中實(shí)現(xiàn)。FPGA單元與DSP接口的數(shù)據(jù)速率為60kHz.FPGA開發(fā)工具為Xilinx Foundation3.1,編程語(yǔ)言采用VHDL和Schematic混合設(shè)計(jì)方法，并利用CORE Generator提供的DA FIR濾波器方便地實(shí)現(xiàn)半帶濾波器和整形高階FIR濾波器功能。

　　5 結(jié)束語(yǔ)

    研究表明，這種基于FPGA/通用DSP的協(xié)同設(shè)計(jì)方法，無(wú)論是在性能價(jià)格上，還是在設(shè)計(jì)的靈活性上，都有很大的優(yōu)勢(shì)，非常適合目前軟件無(wú)線電硬件平臺(tái)設(shè)計(jì)。廉價(jià)和方便的優(yōu)點(diǎn)可以在市場(chǎng)上占據(jù)很大的競(jìng)爭(zhēng)力。