隨著人們對實時信號處理要求的不斷提高和大規(guī)模集成電路的迅速發(fā)展，作為數(shù)字信號處理和標志的數(shù)字信號處理器DSP芯片得到了快速的發(fā)展和應(yīng)用。它被廣泛應(yīng)用于通信系統(tǒng)、圖形/圖像處理、雷達聲納、醫(yī)學信號處理等實時信號處理領(lǐng)域。

　　在聲雷達系統(tǒng)中，發(fā)射機定向發(fā)出不同頻率的聲信號，隨后接收不同距離上的回波信號，利用回波中頻率的偏離可以測定風速、風向隨高度的變化。系統(tǒng)的多通道采樣數(shù)據(jù)量接近500k×32b/s，一幀時間（約2.7s）內(nèi)要求處理1100兆條指令，其大數(shù)據(jù)量和要求實時處理的特性對信號采集處理系統(tǒng)的設(shè)計提出了很高的要求，本文介紹的基于美國模擬器件公司的DSP ADSP-TS201S和ADC AD7864的信號采集系統(tǒng)能夠滿足這些要求。

　　ADSP-TS201S基本性能如下：

　　◇ 600MHz運行速度時，內(nèi)核指令周期1.67ns

　　◇ 24M bits片上DRAM，分為6個4M bits塊（128K words×32 bits）

　　◇ 片內(nèi)雙運算模塊，每個都包含一個ALU、一個乘法器、一個移位器和一個寄存器組

　　◇ 雙整數(shù)ALU提供數(shù)據(jù)尋址和指針操作功能

　　◇ 片內(nèi)提供14通道DMA、外部口、4個鏈路口、SDRAM控制器、可編程標志引腳、2個定時器

　　◇ 片上仲裁系統(tǒng)可實現(xiàn)8個TigerSHARC DSP的無縫連接

　　◇ 內(nèi)部3條互相獨立的128位總線

　　◇ 外部數(shù)據(jù)總線64位，地址總線32位

　　◇ 每秒48億次40位寬的MAC運算或每秒12億次80位寬的MAC運算；1024點復數(shù)FFT（基2）時間15.7μs

　　◇ 外部端口 1G字節(jié)每秒；鏈路口（每個）1G字節(jié)每秒

   1 系統(tǒng)功能模塊劃分

　　聲雷達信號采集系統(tǒng)主要由信號采集、信號處理、電源和時鐘四部分組成，如圖1所示。信號采集模塊由CPLD和4片ADC組成，負責完成A/D轉(zhuǎn)換；轉(zhuǎn)換后的數(shù)據(jù)送至信號處理模塊，DSP ADSP-TS201S負責數(shù)據(jù)的接收和處理，兩片512k×32b的SRAM完成了多幀數(shù)據(jù)的存儲任務(wù)。在時鐘模塊中，由晶振產(chǎn)生的27MHz時鐘通過倍頻芯片得到54MHz時鐘后進入CPLD，它一方面作為ADSP-TS201S的系統(tǒng)時鐘SCLK，另一方面在CPLD內(nèi)12分頻之后作為AD7864的工作時鐘信號AD_CLK。

圖1 信號采集系統(tǒng)電路圖

　　本系統(tǒng)之所以采用ADSP-TS201S芯片源于其強大的處理能力，可以對大量的回波數(shù)據(jù)作實時處理。它在600MHz的內(nèi)核時鐘下可以達到每秒48億次乘累加（MAC）運算和每秒36億次浮點運算（FLOP），具有比同類處理器高出50%～100%的處理能力。其外部64位數(shù)據(jù)總線和32位地址總線時鐘可達125MHz。

　　聲雷達系統(tǒng)中需要多通道同時采樣，AD7864芯片的高速多通道和同時采樣特性滿足了系統(tǒng)的要求，簡化了硬件設(shè)計，它的轉(zhuǎn)換為12位，吞吐量可達520KSPS，單通道轉(zhuǎn)換時間快可達1.65μs，采樣/保持時間為0.35μs。此外，其單電源和低功耗特性（可達20μW）也滿足了系統(tǒng)的要求。

　　系統(tǒng)工作時，由后端處理器板向ADSP-TS201S發(fā)出中斷信號，通知TS201從雙口RAM中讀取命令字。根據(jù)命令字，TS201通過CPLD控制前端的ADC進行數(shù)據(jù)采集并利用DMA方式讀取數(shù)據(jù)，處理好的數(shù)據(jù)存儲于雙口RAM中，TS201也通過中斷方式來通知后端處理器板來讀取數(shù)據(jù)并顯示。

　　2 硬件電路設(shè)計

　　在時鐘電路的設(shè)計中，晶振和倍頻芯片的電源與本板電源之間要用電感或磁珠來隔離，防止它們對系統(tǒng)電源產(chǎn)生耦合干擾。為了抑制由電壓波動引起的電流涌動和低頻干擾，兩者的電源引腳處要加上一個10μF的鉭電容，0.1μF的用于抑制高頻干擾的小電容也是必不可少的，而且要貼近管腳放置。為了減少EMI輻射和時鐘抖動，要盡量減少過孔的使用。

　　高頻下總線的設(shè)計也是需要注意的，尤其是在系統(tǒng)中總線負載較重的情況下，不適當?shù)脑O(shè)計會限制總線只能在低頻下工作，甚至無法讀取數(shù)據(jù)。本設(shè)計中采用了星形總線結(jié)構(gòu)，如圖2所示。在布線過程中考慮到DSP總線的驅(qū)動能力，嚴格的將每根信號線的長度控制在6英寸左右。實踐證明，采取的以上措施是必要而且正確的。

圖2 （a）環(huán)形結(jié)構(gòu)

圖2 （b）星形結(jié)構(gòu)

　　ADSP-TS201S和AD7864對電源的要求都非常高，例如，S201要求500MHz核時鐘時，它的4個電源VDD、VDD_A、VDD_IO和VDD_DRAM的為±5%，因此，系統(tǒng)中采用了輸出電壓可達±1%的TPS54350作為電源芯片。

　　ADSP-TS201S的功耗可通過如下計算得到。以500MHz為例，VDD域消耗的電流可達2.67A，由式（1）可得，加上VDD_A的電流，內(nèi)核功耗為 2.99W。

　　ADSP-TS201S的功耗還是比較大的，因此在設(shè)計時要為散熱片或風扇留出空間。電源部分的高頻噪聲會影響ADSP-TS201S的工作速度，尤其是電壓低于1.5V的部分，所以在TS201的電源輸入引腳附近要用低ESR的陶瓷貼片電容濾波，此外VREF和SCLK_VREF引腳也需要注意濾波。

　　在調(diào)試過程中發(fā)現(xiàn)，如果不為ADSP-TS201S的JTAG口加驅(qū)動芯片，切入硬件仿真環(huán)境時Visual DSP會出錯，所以建議即使是單片ADSP-TS201系統(tǒng)也要加一片驅(qū)動芯片，如TI公司的74ACT11244。

　　為了提高系統(tǒng)的靈活性，建議為ADSP-TS201S的SCLKRAT0～2（用于選擇倍頻系數(shù)）和DS0～2（用于選擇總線驅(qū)動能力）引腳分別提供上拉和下拉兩種選擇，根據(jù)調(diào)試中的實際情況靈活配置。

　　3 軟件實現(xiàn)

　　數(shù)據(jù)采集系統(tǒng)的軟件設(shè)計部分包括CPLD的軟件設(shè)計和DSP內(nèi)部的程序代碼。

　　AD7864的一些輸入引腳需要進行配置，完成這個任務(wù)的是Altera公司的CPLD產(chǎn)品MAX3256A。AD7864需要進行配置的各引腳的具體狀態(tài)如表1所示。

　　AD7864數(shù)據(jù)輸出控制采取分時輸出的方式。4片AD7864分為兩組：1、2片一組，3、4片一組。采樣信號來自于TS201的定時/計數(shù)器，在CPLD里面把這個信號反向之后作為AD7864的CONVST信號。通過延時3、4片的CONVST信號可以控制兩組AD7864分時工作，延時電路及仿真波形如圖3所示。通過調(diào)節(jié)兩個比較器的數(shù)值，可產(chǎn)生符合系統(tǒng)需要的波形。

　　圖3 CONVST延時電路及仿真波形

　　在數(shù)據(jù)傳輸上，1、3片的數(shù)據(jù)占據(jù)低位數(shù)據(jù)線，2、4片的數(shù)據(jù)占據(jù)高位數(shù)據(jù)線，分時輸出防止了總線沖突的出現(xiàn)。由于AD7864-1是補碼輸出，因此DSP把數(shù)據(jù)讀回后還需作數(shù)據(jù)提取和符號擴展處理。數(shù)據(jù)提取主要是把高低位的數(shù)據(jù)分開，符號擴展是根據(jù)采集回來的數(shù)據(jù)的第12位來判斷數(shù)據(jù)的正負作不同的高位擴展，具體程序如下。

　　4 結(jié)束語

　　經(jīng)過測試，系統(tǒng)總線在54MHz時鐘下正常工作，數(shù)據(jù)傳輸正確，在內(nèi)核時鐘432MHz下，圓滿完成了數(shù)據(jù)處理及顯示的任務(wù)（實際耗時1100M/432M約為2.55s，小于一幀時間）。目前本設(shè)計已成功應(yīng)用于某聲雷達信號采集系統(tǒng)。

參考文獻:

[1]. ALU datasheet http://m.58mhw.cn/datasheet/ALU_2089372.html.
[2]. CPLD datasheet http://m.58mhw.cn/datasheet/CPLD_1136600.html.
[3]. TPS54350 datasheet http://m.58mhw.cn/datasheet/TPS54350_1096260.html.
[4]. 74ACT11244 datasheet http://m.58mhw.cn/datasheet/74ACT11244_1070386.html.