軟件開發(fā)領(lǐng)域，關(guān)鍵但也是無法預(yù)料的階段是調(diào)試階段。在軟件調(diào)試的過程中有很多要素都舉足輕重，而其中重要的則是時間。設(shè)置和調(diào)試軟件所需的時間對于軟件的上市時間以及是否滿足客戶期望都有著巨大的影響，同時還影響著一個在市場取得成功的產(chǎn)品的銷售業(yè)績。一個應(yīng)用的集成必須經(jīng)過一個由構(gòu)建、加載、調(diào)試/調(diào)諧到更改等多個階段構(gòu)成的過程。

    嵌入式實時系統(tǒng)的調(diào)試既是一門藝術(shù)，又是一門科學(xué)。用于調(diào)試和集成這些系統(tǒng)的工具和技術(shù)對于在調(diào)試、集成和測試階段上所需時間的長度有著重要影響。對運行中的系統(tǒng)越了解，我們就能越快發(fā)現(xiàn)并修正缺陷。

   JTAG 技術(shù)簡介
　　收縮技術(shù)(shrinking technology)的一個劣勢在于，測試小型器件的復(fù)雜程度急劇升高。當(dāng)電路板面積較大時，板的測試是通過采用釘床等技術(shù)來進(jìn)行的。這種技術(shù)采用小型彈簧式測試探針來和板底部的焊盤進(jìn)行連接。這種測試方案是定制的，不僅成本太高，而且效率低下，而且在設(shè)計完成之前很多測試都無法進(jìn)行。
　　隨著電路板面積的縮小，以及表面貼裝技術(shù)的改進(jìn)，釘床測試的問題不斷增多。
　　而且，如果一塊電路板兩面都安插了器件，根本無法留下任何可使電路板安放到測試器件上的依附點。
　　邊界掃描(Boundary scan)
　　
　　1985 年，一個歐洲電子公司組織聯(lián)合起來，試圖尋找能夠解決這些問題的方案。該組織名為聯(lián)合測試行動組，制定了一個用于在集成電路級別上進(jìn)行邊界掃描硬件測試的規(guī)范。1990 年，IEEE 將該規(guī)范制定為IEEE 1149.1 標(biāo)準(zhǔn)，在其中說明了通過一個JTAG 端口接入任何芯片的詳情。
　　邊界掃描技術(shù)可以通過少數(shù)的專用測試管腳在嵌入式系統(tǒng)上進(jìn)行大量調(diào)試和診斷。信號被連續(xù)掃描進(jìn)出器件的I/O 單元，以在各種情況下控制其輸入并測試輸出。如今，邊界掃描技術(shù)幾乎成為業(yè)界為流行并通用的可測性設(shè)計技術(shù)。
　　測試管腳
　　系統(tǒng)中的器件是通過一組I/O 管腳來和外界通信的。如果只靠這些管腳本身，我們無法詳細(xì)了解器件內(nèi)部的情況。但是，支持邊界掃描的器件中有一種位移寄存器，器件的每個信號管腳都有一個。如圖1所示，這些寄存器以一個特別的路徑連接在器件的邊界上（邊界掃描因此而得名）。這樣就將每個普通輸入端口都包圍起來，并直接控制器件及輸出端上的可視性。

　　　　　　圖1 一個采用了JTAG 邊界掃描的標(biāo)準(zhǔn)集成電路

　　在測試中，器件的I/O 信號通過邊界掃描單元進(jìn)出芯片。經(jīng)過配置，邊界掃描單元可以支持外部測試，以測試芯片間的互聯(lián)，也可以支持內(nèi)部測試，測試芯片內(nèi)部的邏輯。
　　為了提供邊界掃描功能，IC 廠商必須在他們的器件上添加邏輯，包括每個信號管腳上的掃描寄存器、一個連接這些寄存器的專用掃描路徑、4 個（需要時可添加5 個）額外的管腳以及額外的控制電路。
　　添加這個邏輯并不會產(chǎn)生太多的負(fù)載，而且為了實現(xiàn)板級的高效測試能力，這樣的成本也是值得的。這些邊界掃描控制信號被統(tǒng)稱為測試接入端口（TAP），定義了一個用于掃描式器件的串行協(xié)議：
　　TCK/時鐘－ 同步內(nèi)部狀態(tài)機(jī)操作。

　　TMS/模式選擇－ 在TCK 的上升沿被采樣，以決定下一個狀態(tài)。

　　TDI/數(shù)據(jù)進(jìn)入－ 當(dāng)內(nèi)部狀態(tài)機(jī)處于正確狀態(tài)時，這個信號在TCK 的上升沿被采樣，被轉(zhuǎn)移到器件的測試或編程邏輯。

　　TDO/數(shù)據(jù)輸出－ 當(dāng)內(nèi)部狀態(tài)機(jī)處于正確狀態(tài)時，這個信號表示數(shù)據(jù)被從器件的測試或編程邏輯轉(zhuǎn)移出去，并在TCK 的下降沿有效。

　　TCK、TMS 和TRST 輸入管腳驅(qū)動著一個有16 種狀態(tài)的TAP 控制器狀態(tài)機(jī)。TAP控制器控制著數(shù)據(jù)和指令的交換。它根據(jù)每個TCK 上升沿的TMS 信號數(shù)值來進(jìn)入下一個狀態(tài)。只要接線方式無誤，就可以對多個IC 或電路板進(jìn)行同步測試。

　　測試過程
　　通過邊界掃描技術(shù)驗證一個器件（或電路板）的標(biāo)準(zhǔn)測試過程如下：
　　測試人員將測試或診斷數(shù)據(jù)加到器件的輸入管腳上。

　　邊界掃描單元在監(jiān)控輸入管腳的邊界掃描寄存器中捕捉數(shù)據(jù)。

　　數(shù)據(jù)通過TDO 管腳掃描出器件，用于驗證。

　　數(shù)據(jù)可通過TDI 管腳掃描進(jìn)器件。

　　測試人員在器件的輸出管腳上驗證數(shù)據(jù)。
　　簡單的測試可以發(fā)現(xiàn)一些制造缺陷，例如器件管腳斷開、器件缺失、電路板上的器件位置不正確或者方向倒反等情況，甚至能檢測到有故障的或者無法工作的器件。
　　邊界掃描技術(shù)的主要優(yōu)勢在于它能夠獨立于應(yīng)用邏輯來觀察器件輸入上的數(shù)據(jù)，并控制輸出的數(shù)據(jù)。另一個關(guān)鍵優(yōu)勢是它可以降低接入設(shè)備所需測試點的總數(shù)量。有了邊界掃描，就不再需要物理測試點，從而降低電路板制造成本，并提高封裝密度。
　　邊界掃描可以用于各種級別的功能測試和調(diào)試，從內(nèi)部IC 測試到板級測試，甚至能用于硬件/軟件測試中。
　　邊界掃描技術(shù)還被用來仿真。通過控制掃描信息在目標(biāo)和調(diào)試器窗口之間的傳輸，仿真器的前端可以行使掃描管理器的功能。當(dāng)然，當(dāng)有一個主機(jī)來控制JTAG掃描信息時，必須讓連接到這一掃描鏈中的其它器件也獲知這一點。
　　JTAG 還讓設(shè)備的內(nèi)部組件都可以被掃描（例如CPU）。這使得JTAG 可以接入所有能通過CPU 接入的設(shè)備，因而可用來調(diào)試嵌入式設(shè)備，同時還能全速進(jìn)行測試。
　　設(shè)計周期時間壓力是由以下幾個因素造成的：
　　集成等級的提高－ 更多功能被集成到一個設(shè)備中，而不是添加離散器件。
　　時鐘率提高－ 外部支持邏輯導(dǎo)致的電氣干擾。
　　更精密的封裝－ 這產(chǎn)生了外部調(diào)試連接性問題。
　　如今，這些同樣的因素交織在一起，給為當(dāng)前復(fù)雜的、更高時鐘率的高集成設(shè)計提供所需的系統(tǒng)調(diào)試能力的掃描類仿真器形成了極大的挑戰(zhàn)。系統(tǒng)發(fā)展的這些積極趨勢，卻給對系統(tǒng)活動的觀察產(chǎn)生了反作用，而系統(tǒng)可視性卻正是快速部署的關(guān)鍵因素。這個效應(yīng)就叫做“日益下降的可視性”。
　　片上系統(tǒng)（SoC）模式將一個完整系統(tǒng)所有的功能都集成到了一張硅芯片中，包括處理器、存儲設(shè)備、邏輯元件、通信外圍設(shè)備和模擬設(shè)備。這些優(yōu)勢使得系統(tǒng)的可靠性得以提高，總體成本也降低了。
　　應(yīng)用開發(fā)人員更喜歡圖2中顯示的理想化可視性級別，因為它不僅提供了可視性，還能控制各種相關(guān)的系統(tǒng)活動。隨著集成等級和時鐘速率的穩(wěn)步上升，可視性和控制級別則不斷下降。這些就造成了一個可視性和控制間隙，即期望的可視性和控制級別和現(xiàn)實級別之間的差距。這個間隙會隨著時間的推移而不斷擴(kuò)大。

　　　　　　　　　　　　　　　　　　　　　　圖2 可視性和控制間隙
　　各種級別的DSP 調(diào)試在集成過程中提供了各種作用。用戶的體驗使之能夠盡快地提高生產(chǎn)力?；镜恼{(diào)試讓DSP 開發(fā)人員可以配置好應(yīng)用并使之運行，實時捕捉高帶寬數(shù)據(jù)等高端調(diào)試讓開發(fā)人員能使應(yīng)用實時運行，而基本調(diào)整則幫助開發(fā)人員調(diào)整代碼大小和性能。

　　片上和片外仿真的結(jié)合則能帶來很多好處。實時執(zhí)行控制可以帶來移動、運行、斷點（程序計數(shù)器）和數(shù)據(jù)觀察點等標(biāo)準(zhǔn)功能。更高端的事件觸發(fā)可帶來設(shè)備可視性，并控制程序員模式。實時數(shù)據(jù)采集可通過調(diào)節(jié)一個穩(wěn)定的程序來提供算法的實時可視性。而追蹤功能則讓工程師可以在整個調(diào)試不穩(wěn)定程序過程中實時了解程序裝況。