頻率測量在電子設(shè)計和測量領(lǐng)域中經(jīng)常用到，因此對頻率測量方法的研究在實(shí)際工程應(yīng)用中具有重要意義。常用的頻率測量方法有兩種：頻率測量法和周期測量法。頻率測量法是在時間t內(nèi)對被測信號的脈沖數(shù)N進(jìn)行計數(shù)，然后求出單位時間內(nèi)的脈沖數(shù)，即為被測信號的頻率。周期測量法是先測量出被測信號的周期T，然后根據(jù)頻率f=1／T求出被測信號的頻率。但是上述兩種方法都會產(chǎn)生±1個被測脈沖的誤差，在實(shí)際應(yīng)用中有一定的局限性。根據(jù)測量原理，很容易發(fā)現(xiàn)頻率測量法適合于高頻信號測量，周期測量法適合于低頻信號測量，但二者都不能兼顧高低頻率同樣的測量要求。

　　1 等測量原理

　　等測量的一個特點(diǎn)是測量的實(shí)際門控時間不是一個固定值，而是一個與被測信號有關(guān)的值，剛好是被測信號的整數(shù)倍。在計數(shù)允許時間內(nèi)，同時對標(biāo)準(zhǔn)信號和被測信號進(jìn)行計數(shù)，再通過數(shù)學(xué)公式推導(dǎo)得到被測信號的頻率。由于門控信號是被測信號的整數(shù)倍，就消除了對被測信號產(chǎn)生的±l周期誤差，但是會產(chǎn)生對標(biāo)準(zhǔn)信號±1周期的誤差。等測量原理如圖1所示。

　　從以上敘述的等的測量原理可以很容易得出如下結(jié)論：首先，被測信號頻率fx的相對誤差與被測信號的頻率無關(guān)；其次，增大測量時間段“軟件閘門”或提高“標(biāo)頻”f0，可以減小相對誤差，提高測量；，由于一般提供標(biāo)準(zhǔn)頻率f0的石英晶振穩(wěn)定性很高，所以標(biāo)準(zhǔn)信號的相對誤差很小，可忽略。假設(shè)標(biāo)準(zhǔn)信號的頻率為100 MHz，只要實(shí)際閘門時間大于或等于1s，就可使測量的相對誤差小于或等于10-8，即達(dá)到1／100 MHz。

　　2 等測頻的實(shí)現(xiàn)

　　等測量的思想在于如何保證在實(shí)際測量門閘內(nèi)被測信號為整數(shù)個周期，這就需要在設(shè)計中讓實(shí)際測量門閘信號與被測信號建立一定的關(guān)系。基于這種思想，設(shè)計中以被測信號的上升沿作為開啟門閘和關(guān)閉門閘的驅(qū)動信號，只有在被測信號的上升沿才將圖1中預(yù)置的“軟件閘門”的狀態(tài)鎖存，因此在“實(shí)際閘門”Tx內(nèi)被測信號的個數(shù)就能保證整數(shù)個周期，這樣就避免普通測量方法中被測信號的±1的誤差，但會產(chǎn)生高頻的標(biāo)準(zhǔn)頻率信號的±l周期誤差，由于標(biāo)準(zhǔn)頻率f0的頻率遠(yuǎn)高于被測信號，因此它產(chǎn)生的±1周期誤差對測量的影響十分有限，特別是在中低頻測量的時候，相較于傳統(tǒng)的頻率測量和周期測量方法，可以大大提高測量。

　　等測頻的原理圖如圖2所示。圖中，預(yù)置軟件閘門信號GATE是由FPGA的定時模塊產(chǎn)生，GATE的時間寬度對測頻的影響較少，故可以在較大的范圍內(nèi)選擇。這里選擇預(yù)置閘門信號的長度為1s。圖中的CNT1和CNT2是2個可控的32位高速計數(shù)器，CNT1_ENA和CNT2_ENA分別是其計數(shù)使能端，基準(zhǔn)頻率信號f0從CNT1_CLK輸入，待測信號fx從CNT2的時鐘輸入端CONT2_CLK輸入，并將fx接到D觸發(fā)器的clk端。測量時，由FPGA的定時模塊產(chǎn)生預(yù)置的GATE信號，在GATE為高電平，并且fx的上升沿時，啟動2個計數(shù)器，分別對被測信號和基準(zhǔn)信號計數(shù)，關(guān)閉計數(shù)閘門必須滿足，GATE為低電平，且在fx的上升沿。若在實(shí)際閘門時間Tx中，計數(shù)器對被測信號的計數(shù)值為Nx，對標(biāo)準(zhǔn)信號的計數(shù)值為N0，而標(biāo)準(zhǔn)信號的頻率為f0，則被測信號的頻率為fx，則fx=(N0／Ns)f0。圖2中的所有功能都在FPGA端實(shí)現(xiàn)。

　　圖2所示的單元完成了等測頻的部分，在實(shí)際應(yīng)用中多數(shù)時候需要將測量的結(jié)果通過顯示設(shè)備進(jìn)行顯示。從圖2可以看出本設(shè)計由于設(shè)計了鎖存單元，將計數(shù)結(jié)果和一些控制信號進(jìn)行了鎖存處理，便于與單片機(jī)或者其他的單片機(jī)(MCU)相連，因此在該FPGA實(shí)現(xiàn)的單元基礎(chǔ)上連接MCU，容易實(shí)現(xiàn)計數(shù)值到實(shí)際頻率值以及相應(yīng)的周期值之間的轉(zhuǎn)換，并通過MCU控制顯示設(shè)備將終需要顯示的結(jié)果信息進(jìn)行顯示。FPGA器件與單片機(jī)硬件接口電路框圖如圖3所示。圖3中的等頻率測量模塊和鎖存模塊都由Altera公司的FPGA器件EP1C3T100C6實(shí)現(xiàn)，等計數(shù)模塊的輸出結(jié)果為2個32 bit的數(shù)據(jù)，為了方便與單片機(jī)連接，該2個32 bit數(shù)據(jù)由在FPGA器件內(nèi)部的鎖存器分8次鎖存輸出，單片機(jī)每次讀取8 bit，連續(xù)讀取8次即可，讀取的Nx和N0的計數(shù)值經(jīng)過單片機(jī)按照等頻率計算公式換算成實(shí)際頻率值，通過DM12864進(jìn)行顯示。

　　3 測量結(jié)果的誤差分析

　　采用高信號源輸出不同頻率的正弦波信號，經(jīng)過信號調(diào)理電路，整形得到的方波信號提供給FPGA進(jìn)行計數(shù)測量，將測量結(jié)果與高信號源輸出的頻率相比較，計算其誤差，如表1所示。

　　表l給出了各種頻率的測量結(jié)果和誤差。結(jié)果顯示，本設(shè)計在1Hz～20MHz全范圍內(nèi)的測量誤差小于2×10-6。從圖4可以看出測量結(jié)果的誤差分布在同一個數(shù)量級附近，達(dá)到了等測量的目的。在實(shí)際測試中發(fā)現(xiàn)，如果提高系統(tǒng)晶振的頻率或者提高晶振的級別，頻率測量的誤差還會進(jìn)一步降低。

　　4 結(jié)束語

　　詳細(xì)介紹了等測量的原理，并給出等測量的思想在FPGA上實(shí)現(xiàn)的方法。測試結(jié)果表明該等測量方案誤差非常小，在測量范圍內(nèi)誤差恒定。該設(shè)計方案對測量頻率實(shí)現(xiàn)設(shè)計具有一定的借鑒。