引言

　?。∽鳛橐环N大眾傳播的媒介，高清數(shù)字電視（ＨＤＴＶ）以其極高的圖像質(zhì)量和豐富的圖像表現(xiàn)力正成為未來(lái)信息媒介的。實(shí)現(xiàn)ＨＤＴＶ的各種芯片是目前集成電路設(shè)計(jì)的競(jìng)爭(zhēng)熱點(diǎn)。

　　本文首先介紹利用自動(dòng)化綜合工具在編碼和綜合的階段完成用于ＨＤＴＶ芯片設(shè)計(jì)的優(yōu)化。由于Ｖｅｒｉｌｏｇ代碼的好壞會(huì)直接影響到綜合的結(jié)果，所以在設(shè)計(jì)代碼的階段就應(yīng)該把綜合的要求考慮進(jìn)去。其次介紹該ＨＤＴＶ芯片的特點(diǎn)和結(jié)構(gòu)，重點(diǎn)考慮ＨＤＴＶ芯片的結(jié)構(gòu)復(fù)雜導(dǎo)致綜合的困難及解決方法。，介紹了如何把ＨＤＴＶ芯片用綜合工具Ｄｅｓｉｇｎ　Ｃｏｍｐｉｌｅｒ?qū)⒃O(shè)計(jì)優(yōu)化，使延遲從－０．９４降到０．１１。

　　ＶｅｒｉｌｏｇＨＤＬ綜合性設(shè)計(jì)

　?。薄r(shí)鐘安排

　　選用上升沿觸發(fā)的單時(shí)鐘信號(hào)，盡量不使用混合觸發(fā)的時(shí)鐘信號(hào)。因?yàn)闀r(shí)鐘周期在時(shí)序分析的過程中是關(guān)鍵問題，它還影響到時(shí)鐘的頻率。使用簡(jiǎn)單的時(shí)鐘結(jié)構(gòu)利于時(shí)鐘信號(hào)的分析和保持，避免在時(shí)鐘信號(hào)上添加ｂｕｆｆｅｒ，還利于得到更好的綜合結(jié)果。圖１給出了上升沿觸發(fā)的單時(shí)鐘信號(hào)結(jié)構(gòu)。

　　盡量避免使用門控時(shí)鐘。時(shí)鐘門控電路通常與工藝和時(shí)序有關(guān)，錯(cuò)誤的時(shí)序關(guān)系會(huì)導(dǎo)致錯(cuò)誤的時(shí)鐘和脈沖干擾。時(shí)鐘的ｓｋｅｗ會(huì)導(dǎo)致ｈｏｌｄ?。簦椋恚宓幕靵y，如圖２所示。此外，門控時(shí)鐘會(huì)使設(shè)計(jì)的可測(cè)試性下降。

　　同時(shí)，要避免使用內(nèi)部的寄生時(shí)鐘和寄生ｒｅｓｅｔ。寄生時(shí)鐘不能作為掃描鏈的一部分，所以會(huì)使設(shè)計(jì)的可測(cè)試性下降，綜合約束的設(shè)計(jì)難度提高。只有一些低功耗的設(shè)計(jì)需要門控時(shí)鐘，在頂層模塊中注意要把時(shí)鐘或ｒｅｓｅｔ電路作為分立模塊。

　?。病【C合代碼

　　使用可綜合的代碼可以提高電路的可測(cè)試性，簡(jiǎn)化靜態(tài)時(shí)序分析，使門級(jí)的電路和初始的寄存器級(jí)代碼功能一致。

　　利用寄存器代替組合邏輯的反饋，避免使用鎖存器（Ｌａｔｃｈｅｓ）。寄存器受到時(shí)序邏輯的青睞，它可以維持一致性和綜合的正確性。在設(shè)計(jì)中用ｒｅｓｅｔ信號(hào)來(lái)初始化寄存器的信號(hào)。在Ｖｅｒｉｌｏｇ中不要使用ｉｎｉｔｉａｌ語(yǔ)句對(duì)信號(hào)進(jìn)行初始化。

　　在每個(gè)ａｌｗａｙｓ塊中，指定完整的敏感信號(hào)列表。如果不指定完整的敏感信號(hào)，行為級(jí)的前端綜合和后端綜合網(wǎng)表的結(jié)果會(huì)不符。綜合工具在ｅｌａｂｏｒａｔｅ設(shè)計(jì)時(shí)會(huì)給出警告。若增加多余的敏感信號(hào)則會(huì)降低仿真的速度。另外，注意阻塞性賦值和非阻塞性賦值的問題，阻塞性賦值一般用于時(shí)序電路中。

　?。茫幔螅逭Z(yǔ)句相當(dāng)于一個(gè)單層的多路器；Ｉｆ－ｔｈｅｎ－ｅｌｓｅ語(yǔ)句相當(dāng)于一個(gè)層疊的組合多路器。單一多路器的速度會(huì)快一些，所以通常建議使用ｃａｓｅ語(yǔ)句。避免使用ｆｕｌｌ－ｃａｓｅ　和ｐａｒａｌｌｅｌ＿ｃａｓｅ，這兩種語(yǔ)句會(huì)導(dǎo)致在仿真和綜合過程中代碼的解釋出現(xiàn)差異。

　　編寫時(shí)序邏輯的代碼要包括狀態(tài)機(jī)和一個(gè)時(shí)序的進(jìn)程，通過在進(jìn)程外用ａｓｓｉｇｎ語(yǔ)句來(lái)生成復(fù)雜的內(nèi)部中間變量從而改進(jìn)代碼的可讀性。使用ｄｅｆｉｎｅ語(yǔ)句來(lái)定義狀態(tài)向量。把有限狀態(tài)機(jī)和非有限狀態(tài)機(jī)放在不同的模塊中有利于綜合。

　　在ＲＴＬ代碼中不要使用任何延遲常量。延遲量不僅會(huì)導(dǎo)致在一些環(huán)境中的不正確，還會(huì)使得仿真和綜合的結(jié)果不一致，擾亂ＲＴＬ仿真器代碼的優(yōu)化。

　?。场〈a劃分

　　為了得到更好的綜合結(jié)果，更快的綜合速度，用簡(jiǎn)單的綜合策略來(lái)滿足時(shí)序的要求，推薦使用以下綜合劃分的技術(shù)。

　　●　所有模塊都使用寄存器輸出。對(duì)于每個(gè)設(shè)計(jì)的子模塊都要記錄所有的輸出信號(hào)，這樣可以簡(jiǎn)化綜合的過程并可預(yù)測(cè)輸出的驅(qū)動(dòng)能力和輸入的延遲。

　　●　把局部的相關(guān)聯(lián)的組合邏輯放到同一個(gè)模塊中，對(duì)于有不同目標(biāo)的設(shè)計(jì)應(yīng)放在不同的模塊中。例如在綜合的過程中，把需要優(yōu)化面積和速度的關(guān)鍵路徑邏輯放在分開的兩個(gè)模塊中，如圖３所示。

　　●　綜合時(shí)間的劃分主要的標(biāo)準(zhǔn)是邏輯功能、設(shè)計(jì)目標(biāo)、時(shí)序和面積的需要。準(zhǔn)確的時(shí)序計(jì)算和適當(dāng)?shù)募s束對(duì)綜合時(shí)間的影響遠(yuǎn)遠(yuǎn)大于電路規(guī)模的影響。把同一設(shè)計(jì)目標(biāo)的電路邏輯放到一起也會(huì)減少綜合時(shí)間，而設(shè)計(jì)的約束過多會(huì)增加綜合時(shí)間。減少綜合時(shí)間的關(guān)鍵是在設(shè)計(jì)之前制定的時(shí)間預(yù)算，并使設(shè)計(jì)的宏模塊達(dá)到預(yù)算的要求，然后編寫綜合約束來(lái)滿足預(yù)算，是運(yùn)用綜合工具的命令來(lái)實(shí)現(xiàn)約束。

　　●　避免時(shí)序異常。時(shí)序異常主要包括ｍｕｌｔｉｃｙｃｌｅ　ｐａｔｈ和ｆａｌｓｅ　ｐａｔｈ。如果設(shè)計(jì)中一定要用到多周期路徑，應(yīng)記錄開始和結(jié)束點(diǎn)來(lái)確保在芯片級(jí)的有效。盡量避免使用異步邏輯，異步邏輯會(huì)給設(shè)計(jì)的正確性和驗(yàn)證帶來(lái)困難。

　　●　注意ｇｌｕｅ模塊的放置。將頂層的連接模塊放到底層模塊中，同時(shí)確保頂層含有Ｉ／Ｏ管腳和時(shí)鐘發(fā)生器，如圖４所示。

　?。龋模裕中酒奶攸c(diǎn)

　　所設(shè)計(jì)的芯片應(yīng)用了數(shù)量眾多的不同類型的ＲＡＭ，其中包括內(nèi)部１個(gè)單口ＲＡＭ、２個(gè)雙口ＲＡＭ、３個(gè)ＲＯＭ和２０個(gè)寄存器堆棧。

　　芯片內(nèi)部要求多時(shí)鐘信號(hào)（２７ＭＨｚ、７４ＭＨｚ、１５０ＭＨｚ），并通過ｃｌｏｃｋ?。恚酰鴣?lái)選中時(shí)鐘。２７ＭＨｚ時(shí)鐘用于ｄｍａ模塊中的ＰＣＩ總線時(shí)鐘，同時(shí)它和７４ＭＨｚ時(shí)鐘通過模式選擇來(lái)確定是ＨＤＴＶ模式還是ＳＤＴＶ模式的解碼。Ｐｌｌ時(shí)鐘頻率為１３．５ＭＨｚ，Ｐｌｌ輸入時(shí)鐘經(jīng)過１１倍頻后產(chǎn)生１４８．５ＭＨｚ時(shí)鐘，ｐｌｌ時(shí)鐘同時(shí)也用于測(cè)試。此外還有６個(gè)驅(qū)動(dòng)外部芯片的輸出時(shí)鐘，即ＰＣＩ時(shí)鐘、視頻時(shí)鐘、２個(gè)ＳＤＲＡＭ時(shí)鐘和２個(gè)ＳＲＡＭ時(shí)鐘。

　　為了得到較高的測(cè)試覆蓋率，本設(shè)計(jì)使用多種測(cè)試方法，如掃描鏈（ｓｃａｎ?。悖瑁幔椋睿⑦吔鐠呙瑁ǎ猓铮酰睿洌幔颍。螅悖幔睿┖?a target="_blank">存儲(chǔ)器的內(nèi)建自測(cè)試（Ｂｉｓｔ）等。本設(shè)計(jì)多數(shù)模塊采用ＢＩＳＴ方法達(dá)到測(cè)試目的，采用的是Ｍｅｎｔｏｒ?。停猓椋螅簦幔颍悖瑁椋簦澹悖艄ぞ邅?lái)自動(dòng)插入ＢＩＳＴ代碼。其他部分用Ｍｅｎｔｏｒ?。剩簦幔绻ぞ邅?lái)實(shí)現(xiàn)邊界掃描，插入ＪＴＡＧ代碼。

　　芯片外部與高速的ＳＤＲＡＭ和ＳＲＡＭ的連接，每個(gè)模塊都包括４片ＲＡＭ。ＨＤＴＶ芯片主要通過ｓｄｒ＿ｓｓｒ＿ｓｅｌ信號(hào)來(lái)實(shí)現(xiàn)兩種環(huán)境的轉(zhuǎn)換。

　　如圖５所示，ＨＤＴＶ芯片的結(jié)構(gòu)設(shè)計(jì)方案層次復(fù)雜，芯片主要分為三層，其中ｃｏｒｅ＿ｔｏｐ是不依賴于工藝的，它的主要功能是完成ＨＤＴＶ碼流的解碼。

　　如上所述，芯片的這些特點(diǎn)給后端的布局布線提出了很高的要求，綜合結(jié)果會(huì)直接影響布局布線（ｆｌｏｏｒｐｌａｎｎｉｎｇ），因此綜合的方法很重要。

　　綜合方案

　　１　初步綜合

　　首先把設(shè)計(jì)進(jìn)行粗略的Ｔｏｐ－ｄｏｗｎ綜合，查看綜合結(jié)果報(bào)表。根據(jù)ＰＤＫ的數(shù)據(jù)設(shè)置基本的Ｄｅｓｉｇｎ?。遥酰欤澹蠛停模澹螅椋纾睢。茫铮睿螅簦颍幔椋睿簦蟆０ǎ樱澹簦簦椋睿纭。模澹螅椋纾睢。牛睿觯椋颍铮睿恚澹睿簦ǎ疲幔睿铮酰簟。欤铮幔?，Ｏｕｔｐｕｔ　ｌｏａｄ，Ｉｎｐｕｔ　ｄｒｉｖｅ?。椋恚穑澹洌幔睿悖澹┖停樱澹簦簦椋睿纭。模澹螅椋纾睢。茫铮睿螅簦颍幔椋睿簦螅ǎ模澹螅椋纾睢。遥酰欤澹蟆。茫铮睿螅簦颍幔椋睿簦蟆。ǎ恚幔撸簦颍幔睿螅椋簦椋铮睿。恚幔撸妫幔睿铮酰?，?。恚幔撸悖幔穑幔悖椋簦幔睿悖澹?，Ｔｉｍｉｎｇ?。茫铮睿螅簦颍幔椋睿簟。ǎ恚幔撸洌澹欤幔?，　ｍｉｎ＿ｄｅｌａｙ），Ａｒｅａ?。茫铮睿螅簦颍幔椋睿簦?。經(jīng)過初步綜合后延遲的結(jié)果如表１所示。

　　表１給出的ｓｌａｃｋ＝－０．９４是在沒有考慮ｗｉｒｅｌｏａｄ的情況下的結(jié)果，所以還需要很大改進(jìn)。

　　圖６是綜合后用ｄｅｓｉｇｎ＿ｖｉｓｉｏｎ對(duì)ｃｒｉｔｉｃａｌ?。穑幔簦柽M(jìn)行統(tǒng)計(jì)，得到的ｐａｔｈ?。螅欤幔悖敕植冀Y(jié)果。

　?。病』窘鉀Q方案

　　根據(jù)上述統(tǒng)計(jì)結(jié)果，得到ｃｏｒｅ－ｔｏｐ模塊不滿足時(shí)序要求的ｃｒｉｔｉｃａｌ　ｐａｔｈ多，所以要通過把ｃｏｒｅ－ｔｏｐ模塊單獨(dú)進(jìn)行優(yōu)化來(lái)得到更佳的綜合結(jié)果。首先設(shè)置Ｄｅｓｉｇｎ?。牛睿觯椋颍铮睿恚澹睿艉停模澹螅椋纾睢。遥酰欤澹?，然后對(duì)延遲進(jìn)行優(yōu)化。

　　Ｄｅｓｉｇｎ?。茫铮恚穑椋欤澹?qū)υO(shè)計(jì)的時(shí)序優(yōu)化是基于所指定的延遲約束進(jìn)行的。影響延遲的約束包括時(shí)鐘、輸入和輸出延遲、外部負(fù)載、輸入單元的驅(qū)動(dòng)能力、運(yùn)行環(huán)境和線負(fù)載模型等。解決延遲問題的具體方法如下。

　　●　使用ｓｅｔ＿ｆａｌｓｅ＿ｐａｔｈ命令。包含兩個(gè)以上時(shí)鐘的設(shè)計(jì)中，在沒有關(guān)聯(lián)的時(shí)鐘之間要設(shè)置ｆａｌｓｅ路徑，否則就會(huì)浪費(fèi)更長(zhǎng)的運(yùn)行時(shí)間和更高的內(nèi)存占用率。

　　●　使用ｕｎｇｒｏｕｐ命令，拆分底層模塊。

　　●　用ｓｅｔ＿ｃｒｉｔｉｃａｌ＿ｒａｎｇｅ命令定義關(guān)鍵路徑的優(yōu)化范圍。

　　●　用ｓｅｔ＿ｃｏｓｔ＿ｐｒｉｏｒｉｔｙ－ｄｅｌａｙ命令設(shè)置延遲的優(yōu)先級(jí)高于設(shè)計(jì)約束的優(yōu)先級(jí)。

　　●　用ｓｅｔ＿ｕｌｔｒａ＿ｏｐｔｉｍｉｚａｔｉｏｎ命令，可以用調(diào)用邏輯復(fù)制和門映射的算法來(lái)編譯。

　　●　Ｃｏｍｐｉｌｅ?。椋睿悖颍澹恚澹睿簦幔烀钍窃谠械木C合的基礎(chǔ)上，改進(jìn)設(shè)計(jì)中不滿足約束的部分，保留滿足約束條件的部分。

　　●　Ｃｏｍｐｉｌｅ－ｍａｐ＿ｅｆｆｏｒｔ－ｈｉｇｈ命令中，－ｈｉｇｈ與－ｍｅｄｉｕｍ和－ｌｏｗ相比需要編譯時(shí)間更長(zhǎng)，但是能得到更佳的綜合結(jié)果。這個(gè)設(shè)置可以使關(guān)鍵路徑再次綜合。

　　３　綜合結(jié)果

　　圖７給出三步對(duì)延遲進(jìn)行優(yōu)化的結(jié)果，實(shí)現(xiàn)的具體步驟如下。

　　首先，依據(jù)報(bào)表查出延遲產(chǎn)生的原因。根據(jù)報(bào)表把主要的三個(gè)時(shí)鐘之間設(shè)成ｆａｌｓｅ＿ｐａｔｈ，根據(jù)前端ｃｏｄｉｎｇ階段的設(shè)計(jì)設(shè)置ｍｕｌｔｉｃｙｃｌｅ，加上下面約束生成新的報(bào)表。

　?。眨睿纾颍铮酰?/FONT>