串聯(lián)PNP型晶體管的線性調(diào)節(jié)器壓差可以降至1V，甚至0.5V。其原因結(jié)合如圖說明如下。

　　如圖a 串聯(lián)NPN型晶體管的線性調(diào)節(jié)器和PNP型晶體管的線性調(diào)節(jié)器

　　如圖a為串聯(lián)NPN型晶體管的情況。晶體管基極要求注入電流，產(chǎn)生電流的電壓必須高于（Uo+Ube），約為（Uo+1V）。若基極串聯(lián)一個電阻，則電阻的輸人端電壓必須高于（Uo+1V）以使電流流過。而經(jīng)濟易行的方法是用串接晶體管的供電電壓（初始直流電壓）向基極電阻供電。

　　但是，初始直流電壓（市電電壓低限輸入時對應(yīng)的紋波谷值）不能與（Uo+1V）（額定基極輸入電壓）太接近。若太接近，則串聯(lián)電阻Rb的阻值必須很小，以使大電流輸出時仍可以提供足夠的基極電流。但這樣做在市電電壓高限輸入（Udc-Uo）很大時，Rb將向基極提供過大的電流使大量電流轉(zhuǎn)向電流放大器而加大其損耗。

　　正是因為存在上述問題，所以要求市電電壓低限輸人時，對應(yīng)的紋波谷值電壓必須比輸出電壓保有2.5V（而非1V）壓差。這樣做就使Rb基本成為恒流電阻，使流過Rb的電流在整個輸入市電電壓的波動范圍內(nèi)基本不變。

　　然而若串聯(lián)PNP型晶體管，如圖b所示，則由于驅(qū)動電流是向外流動，并且是流入電流放大器的，所以不會出現(xiàn)上述問題。Udc和Uo的差值只受串聯(lián)晶體管Uce-Ic曲線彎度（knee）的影響。它使串聯(lián)PNP型晶體管時的壓差可以降至1V甚至0.5V，從而減少損耗提高了效率。但就集成電路制造工藝而言，在同樣芯片上集成較大電流的PNP型晶體管要比集成較小電流的NPN型晶體管更困難。