輸出偏移約束
出處：ctq5207 發(fā)布于：2008-09-16 15:33:58
圖1 輸出偏移約束示意
圖中的SYS＿Clk泌須是FPGA引腳上的時(shí)鐘， 不能用內(nèi)部時(shí)鐘來(lái)做輸出偏移約束．在Timing Analyzer 中會(huì)得到圖2所示的。其中，灰色顯示的部分“Minimum allowable offset is 5.993ns.”就是在這咱約束下,當(dāng)前設(shè)能夠取得的輸出偏移。也就是說(shuō)對(duì)于當(dāng)前的布局布線結(jié)果、從時(shí)鐘有效沿到達(dá)FRGA時(shí)鐘輸入引腳上開(kāi)始，到數(shù)據(jù)出現(xiàn)在FPGA 輸出引腳上的時(shí)間是5.993ns。如果單擊Slack；2.007ns鏈接，會(huì)彈出一個(gè)窗口顯示計(jì)算Slack的公式。中也有關(guān)于Clock Uncertainty 的計(jì)算表格中，其中Phase Effor值代表了DCM前后的時(shí)鐘偏左。
圖2 輸出偏移約束時(shí)序分析示意
在時(shí)序中還列出了吏具體的時(shí)鐘和數(shù)據(jù)路徑分析及關(guān)鍵路徑，如3所示。
圖3 更具體的時(shí)鐘和數(shù)據(jù)路徑分析及關(guān)鍵路徑
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