首先看看對(duì)輸入引腳的建立和保持時(shí)間要求，圖1所示的模型給出了一個(gè)包含數(shù)據(jù)和時(shí)鐘路徑的輸入電路的例子。圖中帶方框的相位符號(hào)表示路徑中可能包含延時(shí)或相位調(diào)整電路，如IDELAY和DCM等。

　　圖1 包含數(shù)據(jù)和時(shí)鐘路徑的輸入電路的例子
 
　　建立時(shí)間（Setup）的要求是對(duì)FPGA輸入引腳的要求，它代表時(shí)鐘和數(shù)據(jù)之間在引腳上的關(guān)系?！罢钡慕r(shí)間要求表示數(shù)據(jù)必須在時(shí)鐘到達(dá)FPGA引腳之前到達(dá)FPGA；“負(fù)”的建立時(shí)間要求表示數(shù)據(jù)可以在時(shí)鐘到達(dá)FPGA引腳之后到達(dá)FPGA。在時(shí)鐘路徑中使用DOM或PLL時(shí)這種情況是可能的。
 
　　類似地，輸入保持時(shí)間（Hold）要求也是對(duì)FPGA引腳的要求，“正”的保持時(shí)間要求表示在時(shí)鐘到達(dá)FPGA引腳之后數(shù)據(jù)必須仍然在FPGA引腳上保持：“負(fù)”的保持時(shí)間要求表示在時(shí)鐘到達(dá)FPGA引腳之前數(shù)據(jù)就可以在FPGA引腳上終止，如圖2所示。在數(shù)據(jù)路徑中調(diào)整內(nèi)部延時(shí)時(shí)這種情況是可能的。
 
　　建立和保持時(shí)間要求會(huì)在時(shí)序分析的datasheet部分詳細(xì)列出，如圖3所示。
 
　　從圖中所示的中可看出，在當(dāng)前的實(shí)現(xiàn)結(jié)果（即布局布線結(jié)果）下，輸入數(shù)據(jù)和時(shí)鐘在FPGA引腳上的時(shí)序關(guān)系必須滿足中的要求才能保證內(nèi)部輸入寄存器正確采到數(shù)據(jù)。這個(gè)表格適合用來(lái)做系統(tǒng)同步分析，因?yàn)镻CB板設(shè)計(jì)者需要知道針對(duì)FPGA引腳的建立保持時(shí)間。