關(guān)于復(fù)位設(shè)計(jì)，有多種不同的觀點(diǎn)和方案。到底是采用同步復(fù)位還是異步復(fù)位，全局復(fù)位還是局部復(fù)位，是由多方面的因素決定的。但良好的復(fù)位設(shè)計(jì)既可以提高系統(tǒng)的可靠性，又可以節(jié)省大量的邏輯資源。在實(shí)際應(yīng)用中，筆者也看到過(guò)很多因?yàn)?a target="_blank">復(fù)位電路設(shè)計(jì)問(wèn)題而導(dǎo)致的系統(tǒng)可靠性問(wèn)題。本節(jié)針對(duì)這幾個(gè)問(wèn)題加以說(shuō)明，希望讀者能夠找到適合自己設(shè)計(jì)的復(fù)位設(shè)計(jì)方案。

　　復(fù)位要解決的問(wèn)題就是讓電路在上電之后有一個(gè)確定的初始狀態(tài)，而很多時(shí)候我們?cè)O(shè)計(jì)的復(fù)位電路沒(méi)有能夠達(dá)到這個(gè)效果。

　　(1)同步復(fù)位的優(yōu)點(diǎn)是同步的。

　　對(duì)于非時(shí)鐘沿的毛刺不敏感。

　　對(duì)于軟件進(jìn)行的時(shí)序分析有好處，可以保證設(shè)計(jì)在復(fù)位的設(shè)計(jì)上沒(méi)有時(shí)序問(wèn)題。

　　(2)同步復(fù)位的缺點(diǎn)需要一個(gè)時(shí)鐘。

　　在某些ASIC和FPGA的設(shè)計(jì)中要在datapath上插入復(fù)位邏輯。

　　(3)異步復(fù)位的優(yōu)點(diǎn)

　　不需要在datapath上插入復(fù)位邏輯。

　　(4)異步復(fù)位的缺點(diǎn)是異步的。

　　因?yàn)槭钱惒降?，所以工具不自?dòng)對(duì)路徑進(jìn)行時(shí)序約束和檢查，可能會(huì)有時(shí)序問(wèn)題而導(dǎo)致功能不正常。

　　針對(duì)以上同步和異步復(fù)位的分析，不同的設(shè)計(jì)者針對(duì)自己的應(yīng)用有如下兩個(gè)觀點(diǎn)。

　　(1)堅(jiān)持同步復(fù)位，而忽略其對(duì)邏輯資源造成的影響，保證功能。筆者以為在FPGA設(shè)計(jì)中，同步復(fù)位的是較為優(yōu)化的方案。它的一個(gè)缺點(diǎn)是需要在datapath上增加額外的邏輯，這點(diǎn)對(duì)FPGA來(lái)說(shuō)沒(méi)有問(wèn)題。因?yàn)镕PGA的寄存器都可以選擇成同步復(fù)位或異步復(fù)位，所以不需要在datapath上增加額外的邏輯。也許有人以為，同步復(fù)位的時(shí)序很難滿足，因?yàn)閺?fù)位信號(hào)的扇出及延時(shí)會(huì)很大，我們將在后面詳細(xì)闡述如何避免這個(gè)問(wèn)題。

　　(2)異步復(fù)位，對(duì)于因此可能造成的寄存器復(fù)位的初值不對(duì)的問(wèn)題，采用將同步化了的異步復(fù)位信號(hào)連到寄存器的異步復(fù)位端的這種辦法來(lái)避免，如圖所示。

　　圖 異步復(fù)位的同步化設(shè)計(jì)

　　筆者認(rèn)為，如果能夠約束好reset路徑的時(shí)延，避開(kāi)reset撤銷沿和時(shí)鐘的沿，這是一個(gè)很好的方案，可以有效去除reset release時(shí)導(dǎo)致的寄存器復(fù)位狀態(tài)的錯(cuò)誤。但是這個(gè)方案的一個(gè)問(wèn)題就是reset路徑的延時(shí)和skew需要約束，因?yàn)槭钱惒綇?fù)位，約束工具不會(huì)自動(dòng)地來(lái)進(jìn)行約束處理。