用Core Generator工具建立一個(gè)新的工程
出處：jhsy 發(fā)布于：2008-09-10 14:21:02
可以用Core Gcncrator具來建立一個(gè)新的工程, 用于在ISE集成開發(fā)工具中無法利Com Generator 工具的所有功能,如Memory Editor等．因此需要單獨(dú)運(yùn)行 Core Generator 工具，幾乎所有的模塊沒計(jì)基本上都可以用其來完成，操作步驟如下．
（l）選擇【開始】－【程序】－【XiliM ISE 10.1】－＝ 【Accessories】－【Core Generator】命令，出現(xiàn)圖1所示界面．
?。?）打開－個(gè)已存在的設(shè)計(jì)工程，或單擊【Creatc a New Project】按鈕建立一個(gè)新工程，出現(xiàn)如下3個(gè)選項(xiàng)卡來設(shè)置相應(yīng)的參數(shù)．
【Pan】選項(xiàng)卡如圖2所示，用來建立個(gè)新工程的目標(biāo)器件，器件封裝形式和器件速度等級(jí)。
圖1 運(yùn)行Core Generator生成工具
圖2 【Part】選項(xiàng)卡
【Generation】選項(xiàng)卡如圖3所示。
圖3 【Generator】選項(xiàng)卡
Flow（設(shè)計(jì)流程）選項(xiàng)組中的選項(xiàng)如下。
■Design Entry：可選擇VHDL、Verilog或Schematic（原理圖）作為設(shè)計(jì)的藍(lán)本。
■Custom Output Products：對(duì)于每一個(gè)CORE Generator所產(chǎn)生的模塊有選擇地輸出。Flow Settings（流程設(shè)置）選項(xiàng)組中的選項(xiàng)如下。
■Vendor：不同的綜合工具具有不同編譯和解釋風(fēng)格，如總線的書寫格式等。為了使CORE Generator輸出文件和網(wǎng)表（EDIF）滿足這些要求，可以通過該選項(xiàng)卡設(shè)置。默認(rèn)值為“Other”，相應(yīng)的網(wǎng)表總線格式（Netlist Bus Format）為“B＜n：m＞”。在ISE10．x工具中可選擇Cadence、ISE、ePD、Mentor Graphics（HDL）、Synopsys及Synplicity。
■Netlist Bus Format：網(wǎng)表中的總線風(fēng)格，只有當(dāng)Vendor選項(xiàng)為“Other”時(shí)，該選項(xiàng)才有效。
Preferred Implementation Files（執(zhí)行文件）選項(xiàng)組中的選項(xiàng)如下。
■EDIF Netlist：用來指定CORE Generator產(chǎn)生EDIF的實(shí)現(xiàn)網(wǎng)表。
■NGC File：默認(rèn)值，用來指定CORE Generator產(chǎn)生NGC格式的實(shí)現(xiàn)網(wǎng)表。NGC文件是一個(gè)二進(jìn)制的Xilinx網(wǎng)表文件。
Simulation Files（用于仿真的輸出文件）選項(xiàng)組中的選項(xiàng)如下。
■Behavioral：CORE Generator工具產(chǎn)生的行為級(jí)HDL仿真文件，這些文件包括用于例化的wrapper文件。
■Structural：CORE Generator工具產(chǎn)生結(jié)構(gòu)化的用于仿真的網(wǎng)表文件，該文件不用進(jìn)行“綜合”（synthesis）處理。
■None：CORE Generator工具不產(chǎn)生任何用于仿真的文件。
Other Output Product選項(xiàng)組中的選項(xiàng)如下。
■ASY Symbol File：用來指定CORE Generator產(chǎn)生ASCCII格式的ASY符號(hào)文件，該符號(hào)文件可用做ISE工具原理圖編輯器及第三方工具中取代這個(gè)CORE。
■XSF：默認(rèn)值，用來指定CORE Generator產(chǎn)生XSF符號(hào)文件，該文件為Mentor工具提供Core符號(hào)信息文件。
?。ˋdY，anced）選項(xiàng)卡如圖4所示。
Elaboration Options（更詳細(xì)的參數(shù)選擇）選項(xiàng)組中的選項(xiàng)如下。
■Create Netlist Wrapper with lO pads：該選項(xiàng)用來為CORE Generator和網(wǎng)表文件插入或添加一個(gè)IOB（輸入／輸出接口）并提供一個(gè)附加的輸出文件。假如原網(wǎng)表文件名為“corename．edn”，那么這個(gè)附加的文件就自動(dòng)地命名為“corename＿padded.edn”。設(shè)計(jì)者利用該文件可以通過布局布線流程處理后得到的利用率和時(shí)序結(jié)果信息，而不用再考慮頂層設(shè)計(jì)的接口。CORE Generator工具將根據(jù)信號(hào)接口的結(jié)構(gòu)來自動(dòng)調(diào)整插入的IOB，比如輸出信號(hào)將插入OBUF；時(shí)鐘輸入信號(hào)將插入BUFG：輸入信號(hào)將插入IBUF；雙向信號(hào)將插入IOBUF。
■Remove Placement Attributes：選擇該復(fù)選框，意味著CORE Generator在輸出網(wǎng)表文件之前，將去掉所有的由參數(shù)化來定義的RLOC和HU SET位置及布局約束。但該設(shè)置不會(huì)影響和處理CORE內(nèi)部本身所包含的位置等約束，產(chǎn)生的模塊作有選擇的輸出。
圖4 【IAdvanced】選項(xiàng)卡
■Create NDF Synthesis Optimization Interface for NGC cores：該選項(xiàng)用來為第三方的綜合工具為NGC文件優(yōu)化資源和時(shí)序提供輔助信息。
■Formal Verification：產(chǎn)生Verilog格式的一個(gè)模塊，用來對(duì)設(shè)計(jì)中的格式進(jìn)行驗(yàn)證。
?。?）設(shè)置參數(shù)后單擊【OK】按鈕，將出現(xiàn)如圖5所示的界面。選擇【Basic Elements】→【Memory Elements】→【Block Memory Generator】選項(xiàng)，此時(shí)在窗口的右邊將出現(xiàn)所選IPCore的描述信息。
圖5 選擇需生成的Core類型
?。?）如圖6所示設(shè)置Core的參數(shù)，單擊【Finish】按鈕，將產(chǎn)生Dual Port Block Memory的IP Core，如圖7所示。
（5）如果需要更改所生成的Core，雙擊需修改的模塊即可。
圖6 設(shè)置Bolck Memory Generator參數(shù)
圖7 生成產(chǎn)生Dual PortBlock Memory的IP Core
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