?。樱模仍O(shè)備時(shí)鐘（ＳＥＣ）是ＳＤＨ光傳輸系統(tǒng)的重要組成部分，是ＳＤＨ設(shè)備構(gòu)建同步網(wǎng)的基礎(chǔ)，也是同步數(shù)字體系（ＳＤＨ）可靠工作的前提。ＳＥＣ的部件由鎖相環(huán)構(gòu)成。網(wǎng)元通過(guò)鎖相環(huán)跟蹤同步定時(shí)基準(zhǔn)，并通過(guò)鎖相環(huán)的濾波特性對(duì)基準(zhǔn)時(shí)鐘在傳輸過(guò)程中產(chǎn)生的抖動(dòng)和漂移進(jìn)行過(guò)濾。而當(dāng)基準(zhǔn)源不可用時(shí)，則由ＳＥＣ提供本地的定時(shí)基準(zhǔn)信息，實(shí)現(xiàn)高質(zhì)量的時(shí)鐘輸出。

　　ＳＥＣ需要滿(mǎn)足ＩＴＵ－Ｔ?。牵福保辰ㄗh［１］中的相關(guān)指標(biāo)要求。ＳＥＣ可以工作在自由振蕩、跟蹤、保持三種模式下，并且能夠在三種模式之間進(jìn)行平滑切換。由于ＩＴＵ－Ｔ?。牵福保辰ㄗh規(guī)定的ＳＥＣ帶寬較窄（－３ｄｂ帶寬在１～１０Ｈｚ內(nèi)），且需要在三種工作模式下輸出穩(wěn)定的時(shí)鐘，同時(shí)還要保證在三種模式切換過(guò)程中輸出時(shí)鐘穩(wěn)定（即平滑切換），采用模擬鎖相環(huán)（ＡＰＬＬ）很難實(shí)現(xiàn)。因此一般采用數(shù)字鎖相環(huán)（ＤＰＬＬ）實(shí)現(xiàn)ＳＥＣ［２］；也有許多芯片廠商直接采用單片集成電路芯片實(shí)現(xiàn)ＳＥＣ，如ＳＥＭＴＥＣＨ公司的ＡＣＳ８５２０［３］等。

　　本文介紹一種采用單片現(xiàn)場(chǎng)可編程門(mén)陣列（ＦＰＧＡ）芯片實(shí)現(xiàn)ＳＥＣ功能的方案，在此將用ＦＰＧＡ設(shè)計(jì)的ＳＥＣ功能芯片命名為ＴＳＰ８５００。

　?。薄。裕樱校福担埃靶酒瑑?nèi)部結(jié)構(gòu)及設(shè)計(jì)原理

　?。裕樱校福担埃靶酒捎茫粒欤簦澹颍峁镜模牛校玻茫担裕保矗矗浮。疲校牵翆?shí)現(xiàn)。芯片的內(nèi)部結(jié)構(gòu)框圖如圖１所示。

　　ＴＳＰ８５００提供兩類(lèi)時(shí)鐘輸出接口：①給ＳＤＨ網(wǎng)元系統(tǒng)中各功能模塊提供３８．８８ＭＨｚ系統(tǒng)時(shí)鐘ｓｙｓｃｌｋｏｕｔ和２ｋＨｚ系統(tǒng)幀頭信號(hào)ｓｙｓｆｐｏｕｔ；②給其他網(wǎng)元設(shè)備提供２．０４８ＭＨｚ的外同步輸出基準(zhǔn)時(shí)鐘ｅｘｔ＿ｃｌｋ＿ｏｕｔ。

　　該芯片需要外部輸入一路１９．４４ＭＨｚ的本地時(shí)鐘，通過(guò)ＦＰＧＡ的內(nèi)部ＰＬＬ（鎖相環(huán)１）倍頻后得到３１１．０４ＭＨｚ高速時(shí)鐘，作為芯片內(nèi)部數(shù)字鎖相環(huán)的工作時(shí)鐘。當(dāng)所有參考源丟失時(shí)，為保證ＳＥＣ仍然能夠輸出高質(zhì)量的時(shí)鐘，本地時(shí)鐘一般采用高穩(wěn)定度的溫補(bǔ)晶振（ＴＣＸＯ）或者恒溫晶振（ＯＣＸＯ）提供。

　　該芯片還提供微處理器接口，用于各數(shù)字鎖相環(huán)的參考源選擇、工作模式的設(shè)置以及芯片內(nèi)部工作狀態(tài)的查詢(xún)。

　　１．１　系統(tǒng)時(shí)鐘的設(shè)計(jì)實(shí)現(xiàn)

　　從圖１可以看出，芯片輸出的系統(tǒng)時(shí)鐘ｓｙｓｃｌｋｏｕｔ，主要由一路全數(shù)字鎖相環(huán)（ＡＤＰＬＬ）［４］、主備互鎖模塊（實(shí)際上也是一路ＡＤＰＬＬ）和ＦＰＧＡ的內(nèi)部ＰＬＬ?。ㄦi相環(huán)２）共同完成。

　　該芯片可以從輸入時(shí)鐘中任選１路作為參考時(shí)鐘進(jìn)行跟蹤。應(yīng)用該芯片時(shí)，用戶(hù)通過(guò)微處理器接口設(shè)置參考源的優(yōu)先級(jí)表（Ｐｒｉｏｒｉｔｙ?。簦幔猓欤澹┖螅酒憧筛鶕?jù)參考源的質(zhì)量等級(jí)自動(dòng)選擇的參考源進(jìn)行鎖相跟蹤。

　　在ＴＳＰ８５００芯片中設(shè)計(jì)的ＡＤＰＬＬ和其他類(lèi)型的鎖相環(huán)結(jié)構(gòu)基本一致，主要由鑒相器、邏輯濾波器和數(shù)控時(shí)鐘產(chǎn)生器三部分組成。ＳＥＣ要求在保持模式下仍然能夠輸出高質(zhì)量的時(shí)鐘，所以在用于產(chǎn)生系統(tǒng)時(shí)鐘的ＡＤＰＬＬ中，增加了保持?jǐn)?shù)據(jù)模塊。

　　系統(tǒng)時(shí)鐘工作在跟蹤模式時(shí)，通過(guò)ＡＤＰＬＬ環(huán)路實(shí)現(xiàn)輸出系統(tǒng)時(shí)鐘和參考時(shí)鐘的同步。同時(shí)，將頻率控制字?jǐn)?shù)據(jù)保存在ＦＰＧＡ內(nèi)部自帶的ＲＡＭ中（即圖１中的保持?jǐn)?shù)據(jù)模塊）。當(dāng)所有參考源丟失時(shí)，ＳＥＣ進(jìn)入保持工作模式，芯片將保持?jǐn)?shù)據(jù)模塊中保存的頻率數(shù)據(jù)按先進(jìn)后出的方式取出，對(duì)數(shù)控時(shí)鐘產(chǎn)生器進(jìn)行控制，保證了系統(tǒng)時(shí)鐘在保持模式下仍然能夠輸出高質(zhì)量的時(shí)鐘。

　　系統(tǒng)時(shí)鐘工作在自由振蕩模式時(shí)，由高頻時(shí)鐘直接自由分頻得到系統(tǒng)時(shí)鐘。

　　根據(jù)ＩＴＵ－Ｔ?。牵福保辰ㄗh要求，ＳＥＣ帶寬較窄（－３ｄｂ帶寬在１～１０Ｈｚ內(nèi)）。在邏輯濾波器模塊，采用ＦＰＧＡ內(nèi)部的數(shù)字邏輯實(shí)現(xiàn)二階線(xiàn)性濾波器，滿(mǎn)足了ＳＥＣ噪聲傳遞特性的要求。為了靈活應(yīng)用，濾波器的環(huán)路帶寬可以通過(guò)微處理器接口進(jìn)行靈活調(diào)整。當(dāng)參考源切換時(shí)，通過(guò)濾波器的平滑設(shè)計(jì)，保證了頻率控制字緩慢變化，可靠地實(shí)現(xiàn)了參考源的平滑切換。

　　數(shù)控時(shí)鐘產(chǎn)生器模塊由高頻時(shí)鐘在頻率控制字的作用下進(jìn)行受控分頻得到。為了減小數(shù)控時(shí)鐘產(chǎn)生器輸出時(shí)鐘在受控分頻過(guò)程中產(chǎn)生的數(shù)字相位噪聲，ＴＳＰ８５００芯片設(shè)計(jì)時(shí)采用了獨(dú)特的“微小相位調(diào)整技術(shù)”，使數(shù)控時(shí)鐘產(chǎn)生器輸出時(shí)鐘的Ｃｙｃｌｅ－Ｃｙｃｌｅ抖動(dòng)僅０．４ｎｓ。

　?。樱牛靡话愣疾捎弥鱾鋫浞菰O(shè)計(jì)。由于ＳＥＣ本身的帶寬較窄，俘獲速度較慢，當(dāng)主備ＳＥＣ跟蹤同一路參考源時(shí)，無(wú)法時(shí)刻保持主備ＳＥＣ相位同步。設(shè)計(jì)中增加了主備互鎖模塊，保證了主備相位的快速同步。主備互鎖模塊也由ＡＤＰＬＬ實(shí)現(xiàn)，但其環(huán)路帶寬設(shè)計(jì)的較寬，俘獲速度很快，足以保證主備相位準(zhǔn)確同步。ＳＥＣ工作在主模式時(shí)，主備互鎖模塊直接鎖定本板的全數(shù)字鎖相環(huán)ＡＤＰＬＬ輸出的時(shí)鐘；而當(dāng)ＳＥＣ工作在備模式時(shí)，主備互鎖模塊鎖定對(duì)板送來(lái)的系統(tǒng)時(shí)鐘ＲＤＳＹＳＣＬＫ。

　　主備互鎖模塊輸出的時(shí)鐘，仍然有０．４ｎｓ的相位抖動(dòng)。在這里通過(guò)ＦＰＧＡ自帶的ＰＬＬ（鎖相環(huán)２）進(jìn)行相位平滑。

　　主板的系統(tǒng)幀頭直接由主板的３８．８８ＭＨｚ時(shí)鐘自由分頻得到。而備板的系統(tǒng)幀頭，則由本板的系統(tǒng)時(shí)鐘在主板送來(lái)的同步幀頭受控下分頻產(chǎn)生。由于主備系統(tǒng)時(shí)鐘的相位同步了，所以保證了系統(tǒng)幀頭的相位同步。

　?。保病⊥馔綍r(shí)鐘的設(shè)計(jì)實(shí)現(xiàn)

　　芯片輸出的外同步時(shí)鐘ｅｘｔ＿ｃｌｋ＿ｏｕｔ由一路ＡＤＰＬＬ實(shí)現(xiàn)。

　　外同步時(shí)鐘可以從輸入時(shí)鐘或系統(tǒng)時(shí)鐘中任選一路作為參考時(shí)鐘進(jìn)行跟蹤；通過(guò)微處理器接口進(jìn)行選源。

　　外同步時(shí)鐘環(huán)路的濾波設(shè)計(jì)，也由ＦＰＧＡ內(nèi)部的數(shù)字邏輯直接實(shí)現(xiàn)，但是環(huán)路帶寬設(shè)計(jì)得比較寬。當(dāng)進(jìn)行參考源切換時(shí)，ＡＤＰＬＬ會(huì)短暫地進(jìn)入保持工作模式，保證了輸出時(shí)鐘的穩(wěn)定。

　　由于外時(shí)鐘頻率為２．０４８ＭＨｚ，不能由３１１．０４ＭＨｚ時(shí)鐘整數(shù)分頻得到，所以數(shù)控時(shí)鐘產(chǎn)生器模塊采用了小數(shù)受控分頻設(shè)計(jì)。由于采用了小數(shù)分頻，數(shù)控時(shí)鐘產(chǎn)生器輸出的外同步時(shí)鐘的相位抖動(dòng)為０．８ｎｓ。

　　鑒于ＦＰＧＡ的ＰＬＬ資源限制，外同步時(shí)鐘沒(méi)有采用ＡＰＬＬ進(jìn)行濾抖，而是直接由數(shù)控時(shí)鐘產(chǎn)生器輸出。但是輸出時(shí)鐘的相位抖動(dòng)也遠(yuǎn)遠(yuǎn)能夠滿(mǎn)足小于０．０５ＵＩ的要求。

　?。病≥敵鰰r(shí)鐘的性能指標(biāo)測(cè)試

　　對(duì)ＴＳＰ８５００芯片輸出的系統(tǒng)時(shí)鐘和外同步時(shí)鐘的各項(xiàng)指標(biāo)進(jìn)行了測(cè)試。下面主要給出時(shí)鐘的抖動(dòng)特性以及鎖定模式下ＳＥＣ的相位漂移特性和保持模式下ＳＥＣ的相位漂移特性。

　?。玻薄≥敵鰰r(shí)鐘抖動(dòng)特性

　　將高速示波器設(shè)置為“長(zhǎng)余暉”模式，測(cè)試ＴＳＰ８５００輸出的系統(tǒng)時(shí)鐘ｓｙｓｃｌｋｏｕｔ和外同步時(shí)鐘ｅｘｔ＿ｃｌｋｏｕｔ的信號(hào)波形，得到輸出時(shí)鐘的Ｐ－Ｐ抖動(dòng)特性。其中ｓｙｓｃｌｋｏｕｔ時(shí)鐘的Ｐ－Ｐ抖動(dòng)小于１００ｐｓ；ｅｘｔ＿ｃｌｋｏｕｔ時(shí)鐘的Ｐ－Ｐ抖動(dòng)小于２ｎｓ。

　?。玻病。樱牛玫南辔黄铺匦?/FONT>