SDRAM具有模式寄存器，通過該模式寄存器，可以切換SDRAM的操作模式。模式寄存器的設(shè)置如圖1所示，可以說不是通過改變數(shù)據(jù)而是通過改變地址進(jìn)行操作的。

　　圖1 SDRAM的模式寄存器存取操作

　　（1）OPCODE（操作代碼：BA0／BA1、A8～A12）

　　這是寫人模式的設(shè)置。

　　·Burst read and burst wrlte（突發(fā)讀與突發(fā)寫）

　　寫操作時(shí)進(jìn)行突發(fā)傳輸，起始地址是寫操作開始時(shí)的列地址突發(fā)傳輸?shù)淖謹(jǐn)?shù)是由突發(fā)長度（BL：A0～A2）指定的大小。
 
　　·Burst read and single wrlte（突發(fā)讀與單一寫）
 
　　寫操作時(shí)不進(jìn)行突發(fā)傳輸，只能是相當(dāng)于一個(gè)字的寫操作。
 
　?。?）LMODE（CAS延遲時(shí)間設(shè)定：A4～A6）
 
　　異步DRAM的情況下，從RAS及OAS有效到數(shù)據(jù)輸出所需要的時(shí)間是規(guī)定以ns為單位。而在同步DRAM的情況下，是通過第幾個(gè)時(shí)鐘指定是否輸出的。
 
　　雖然CAS延遲時(shí)間（CL）越小理所當(dāng)然存取速度就越快，但由于與DRAM內(nèi)部的操作關(guān)聯(lián)，因而不能隨便縮短CAS延遲時(shí)間。在判斷以多少M(fèi)Hz操作以及CAS延遲時(shí)間取多大的值合適等問題時(shí)，需要查閱數(shù)據(jù)手冊(cè)。
 
　　例如，HM5225165BTT-75的時(shí)鐘頻率可為133MHz，但以133MHz操作時(shí)的OAS延遲時(shí)間為3；而以100MHz進(jìn)行操作時(shí)的CAS延遲時(shí)間為2。
 
　　當(dāng)以100MHz使之操作時(shí)，在發(fā)出讀指令后的第2個(gè)時(shí)鐘（20ns后）提取數(shù)據(jù)。而以133MHz進(jìn)行操作時(shí)，由于將在第3個(gè)時(shí)鐘（約22.6ns后）確定數(shù)據(jù)，因而如果只考慮單一的讀操作傳輸速度，那么以100MHz進(jìn)行操作的情況比較有利。事實(shí)上，利用突發(fā)傳輸?shù)那闆r是非常普遍的，存在反?，F(xiàn)象的情況只限于此。例如，傳輸4字時(shí)，由于從第2個(gè)字后是每隔一個(gè)時(shí)鐘輸出的，因此需要CAS延遲時(shí)間＋3個(gè)時(shí)鐘的時(shí)間。
 
　　當(dāng)以100MHz進(jìn)行操作、CAS延遲時(shí)間為2時(shí)，存取速度為50ns，而當(dāng)以133MHz進(jìn)行操作、CAS延遲時(shí)間為3時(shí)，存取速度約為45ns，因而133MHz的操作速度快了將近10％。
 
　　（3）BT（突發(fā)類型：A3）
 
　　同步DRAM與管道突發(fā)式SRAM等相同，具有對(duì)應(yīng)連續(xù)存取主機(jī)某一連續(xù)區(qū)域的突發(fā)傳輸?shù)牟僮髂Ｊ?。由?a target="_blank">引腳指定突發(fā)操作的順序（突發(fā)順序）是線性突發(fā)順序還是交叉存取突發(fā)順序。
 
　　突發(fā)傳輸時(shí)，主機(jī)只需要提供所存取的起始地址，以后的地址將由同步DRAM端自動(dòng)生成。
 
　　突發(fā)傳輸中低位地址如何變化的總結(jié)如圖2所示。代表性的x86系列的奔騰處理器采用的是交叉存取突發(fā)順序，而其他處理器一般都是以線性突發(fā)順序進(jìn)行操作的。

　　圖2 突發(fā)順序

　　（4）BL（突發(fā)長度：A0～A2）
 
　　該引腳設(shè)定在突發(fā)傳輸操作中進(jìn)行多少字的傳輸，HM5225165如圖所示，可以從1，2，4，8中進(jìn)行選擇。在目前個(gè)人計(jì)算機(jī)所使用的CPU中，突發(fā)長度一般為4字。

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