現(xiàn)代通信系統(tǒng)要求通信距離遠(yuǎn)、通信容量大、傳輸質(zhì)量好。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個(gè)重要方向[5]。從模擬調(diào)制到數(shù)字調(diào)制，從二進(jìn)制發(fā)展到多進(jìn)制調(diào)制，雖然調(diào)制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向發(fā)展。一個(gè)系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制方式。因此，對(duì)調(diào)制方式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞[1]。

　　復(fù)雜可編程邏輯器件（CPLD）結(jié)合了專用集成電路和DSP的優(yōu)勢(shì)，既具有很高的處理速度，又具有一定的靈活性。因此，基于CPLD的數(shù)字調(diào)制系統(tǒng)的研究具有重要的實(shí)際意義。本文論述了如何用CPLD實(shí)現(xiàn)PSK數(shù)字調(diào)制系統(tǒng)的方法，其實(shí)現(xiàn)步驟包括：1.研究PSK調(diào)制系統(tǒng)的原理及設(shè)計(jì)方法；2.根據(jù)各個(gè)系統(tǒng)的總體功能與硬件特點(diǎn)，設(shè)計(jì)總體框圖；3.根據(jù)VHDL語(yǔ)言特點(diǎn)，對(duì)系統(tǒng)進(jìn)行VHDL建模；4.根據(jù)VHDL模型，進(jìn)行具體VHDL語(yǔ)言程序設(shè)計(jì)；5.對(duì)設(shè)計(jì)的程序進(jìn)行波形仿真與硬件調(diào)試。

　　2 調(diào)制解調(diào)系統(tǒng)的原理

　　載有基帶信號(hào)的高頻正弦波信號(hào)稱為載波，數(shù)學(xué)上準(zhǔn)確表示正弦波時(shí)，經(jīng)常采用振幅A、角頻率 和相位 三要素，即

　　 y(t)=A cos( t + )                     （2-1）    

　　根據(jù)基帶信號(hào)的值，改變?nèi)刂械娜魏我环N，就有了3種基本的調(diào)制方式：數(shù)字信號(hào)對(duì)載波振幅調(diào)制稱為振幅鍵控，即ASK（Amplitude Shift Keying）；對(duì)載波頻率調(diào)制稱為頻移鍵控，即FSK（Frequency Shift Keying）[3]；對(duì)載波相位調(diào)制稱為相移鍵控（相位鍵控），即PSK(Phase Shift Keying)[2]。

　　由于PSK系統(tǒng)抗噪聲性能優(yōu)于ASK和FSK，而且頻帶利用率較高，所以，在中、高速數(shù)字通信中被廣泛采用。

　　本文只對(duì)PSK調(diào)制方式加以論述[4]。

　　3 系統(tǒng)的總體方案設(shè)計(jì)

　　3.1 CPSK系統(tǒng)設(shè)計(jì)

　　CPSK由發(fā)送端的調(diào)制模塊與接收端的解調(diào)模塊構(gòu)成，其系統(tǒng)框圖如圖3-1所示。在發(fā)送端，對(duì)于調(diào)制模塊，首先產(chǎn)生兩種不同相位的載波信號(hào)f1和f2，再通過一個(gè)二選一選通開關(guān)來選擇載波信號(hào)，其中具體的載波信號(hào)由輸入的基帶信號(hào)來決定。這些信號(hào)處理都在CPLD中實(shí)現(xiàn)，輸出的即為CPSK調(diào)制信號(hào)，通過信道發(fā)送到接收端。對(duì)于解調(diào)模塊，調(diào)制信號(hào)先由位同步提取電路提取出載波同步信號(hào)，然后由載波同步信號(hào)來控制計(jì)數(shù)器的啟動(dòng)與停止，分別對(duì)調(diào)制信號(hào)來計(jì)數(shù)，通過一個(gè)判決電路來判斷輸入的調(diào)制信號(hào)是‘0’ 還是‘1’，輸出的即為解調(diào)的基帶信號(hào)。

　　圖3-1  BCPSK系統(tǒng)框圖

　　3.2 DPSK系統(tǒng)設(shè)計(jì)

　　                                                                圖3-2  BDPSK系統(tǒng)框圖
 
       DPSK信號(hào)應(yīng)用較多，但由于它的調(diào)制規(guī)律比較復(fù)雜，難以直接產(chǎn)生，目前DPSK信號(hào)的產(chǎn)生較多地采用碼變換加CPSK調(diào)制而獲得。這種方法是把原基帶信號(hào)經(jīng)過碼——相對(duì)碼變換后，用相對(duì)碼進(jìn)行CPSK調(diào)制，其輸出便是DPSK信號(hào)。同樣，對(duì)于DPSK信號(hào)的解調(diào)，則要經(jīng)過相對(duì)碼——碼變換。其系統(tǒng)框圖如圖3-2所示。

　　4 基于VHDL的PSK系統(tǒng)電路設(shè)計(jì)及實(shí)現(xiàn)

　　4.1 2CPSK調(diào)制模塊

　　圖4-1  2CPSK調(diào)制模塊的VHDL模型方框圖

　　2CPSK調(diào)制模塊的VHDL模型方框圖如圖4-1所示，其模型主要由計(jì)數(shù)器和二選一開關(guān)等組成。計(jì)數(shù)器對(duì)外部時(shí)鐘信號(hào)進(jìn)行分頻與計(jì)數(shù)，并輸出兩路相位相反的數(shù)字載波信號(hào)；二選一開關(guān)的功能是：在基帶信號(hào)的控制下，對(duì)兩路載波信號(hào)進(jìn)行選通，輸出的信號(hào)即為CPSK信號(hào)。圖中沒有包括模擬電路部分，輸出信號(hào)為數(shù)字信號(hào)。

　　其波形仿真圖如圖4-2所示。其中載波信號(hào)f1、f2是通過系統(tǒng)時(shí)鐘clk分頻得到，且滯后系統(tǒng)時(shí)鐘一個(gè)clk周期；調(diào)制輸出信號(hào)y滯后載波一個(gè)clk周期，滯后系統(tǒng)時(shí)鐘2個(gè)clk周期。

　　圖4-2  2CPSK調(diào)制模塊的波形仿真圖

　　4.2 2CPSK解調(diào)模塊

　                                         　圖4-3  2CPSK調(diào)解模塊的VHDL模型方框圖
 
　　2CPSK解調(diào)模塊的VHDL模型方框圖如圖4-3所示。圖中的計(jì)數(shù)器q輸出與發(fā)端同步的0向數(shù)字載波。判決器的工作原理是：把計(jì)數(shù)器輸出的0相載波與數(shù)字CPSK信號(hào)中的載波進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩比較信號(hào)在判決時(shí)刻都為“1”時(shí)，輸出為“1”，否則輸出為“0”，以實(shí)現(xiàn)解調(diào)的目的。圖中沒有包含模擬電路部分，調(diào)制信號(hào)為數(shù)字信號(hào)。

　　                                         圖4-4  2CPSK調(diào)解模塊的波形仿真圖
 
　　其波形仿真圖如圖4-4所示。當(dāng)q=0時(shí)，根據(jù)x的電平來進(jìn)行對(duì)相位的判決；其中輸出信號(hào)y滯后輸入信號(hào)x一個(gè)clk周期。

　　4.3 碼-相對(duì)碼轉(zhuǎn)換模塊

　　碼——相對(duì)碼之間的關(guān)系為

　                                                   　（式4-1）

　　                               圖4-5 碼-相對(duì)碼轉(zhuǎn)換模塊的VHDL模型方框圖
 
　　由此，可得到碼—相對(duì)碼轉(zhuǎn)換模塊的VHDL模型方框圖，如圖4-5所示。圖中的計(jì)數(shù)器與圖4-3中的計(jì)數(shù)器相同，異或門與寄存器共同完成絕/相變換功能。

　　相對(duì)碼—碼轉(zhuǎn)換模塊與此類似，此處就不加以論述。

　　5 系統(tǒng)調(diào)試總結(jié)

　　本課題研究并追蹤了通信領(lǐng)域和EDA設(shè)計(jì)領(lǐng)域的兩項(xiàng)關(guān)鍵技術(shù)——調(diào)制解調(diào)技術(shù)和可編程邏輯技術(shù)，所有設(shè)計(jì)工作都是在一塊CPLD實(shí)驗(yàn)開發(fā)板上完成的，選用了Altera公司型號(hào)為EPM7128SLC84-7作為主芯片的。其中輸入信號(hào)由單片機(jī)提供，經(jīng)過CPLD處理后，輸出信號(hào)的波形可通過示波器觀察[6]。但由于調(diào)制系統(tǒng)與解調(diào)系統(tǒng)的測(cè)試是分開進(jìn)行的，這樣勢(shì)必有不直觀性，并且未能考慮到實(shí)際 系統(tǒng)中的不定因素。而以上這些，是本設(shè)計(jì)將來要進(jìn)一步改善與發(fā)展的地方。

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