基于CMOS圖像傳感器中DPGA的電容陣列優(yōu)化研究

出處：戴山小姚素英趙毅強發(fā)布于：2007-09-25 09:03:15

　　摘要:結合用于CMOS圖像傳感器中的低噪聲DPGA 的性能特點,提出了一種優(yōu)化電容陣列拓撲結構的方法,討論了此種結構下由寄生電容引入的時鐘饋通和電荷分配效應, 并給出了仿真結果和按照0.35μm CMOS工藝進行流片的版圖。測試結果表明,采用改進的電容陣列結構能把采樣電容引入的噪聲斜率從原來的0.15降低到0.01 。
　　關鍵詞:CMOS ;圖像傳感器;DPGA ;電容優(yōu)化
　　隨著人們對便攜式電子產(chǎn)品的需求逐漸增加,CMOS圖像傳感器的應用越來越廣泛。在CMOS圖像傳感器芯片中,需要一個可以根據(jù)光強變化來處理不同亮暗信號的可編程增益放大器(DPGA) ,它可以擴展整個系統(tǒng)的動態(tài)范圍。通常,我們用開關電容放大器來實現(xiàn)控制增益的要求。但由于CMOS 開關電容采樣保持電路速度和的同時提高,給電路設計者帶來了許多新的挑戰(zhàn)。
　　由于整個系統(tǒng)高速高的要求, DPGA 的步進增益是一個相當重要的性能指標,它不僅受全差分放大器開環(huán)增益大小的影響,還更大程度上依賴于開關電容陣列構成的閉環(huán)回路。目前,大多數(shù)DPGA 或是通過同時改變反饋電容和采樣電容達到控制增益的目的,或是通過僅改變反饋電容的大小而達到目的。但是,由于過于復雜的開關電容陣列嚴重影響了電路的工作速度,從而使系統(tǒng)的頻響特性和建立時間不易達到值。此外,二進制權重的電容陣列實際上很難得到十分的增益步進。
　　此外,在CMOS開關電容電路中存在著許多噪聲源,例如互連線耦合噪聲、時鐘饋通效應、電源/ 襯底耦合、電荷分配效應以及各種和制造工藝相關的噪聲。其中,電荷分配效應和開關噪聲將會引起增益的非線性化,從而使放大器的輸出信號發(fā)生不同程度的失真。由于電荷分配效應和時鐘饋通效應與輸入信號有關,因此很難通過雙采樣自校準技術來消除它們對電路的影響。
1 　DPGA的系統(tǒng)結構
　　我們提出的具有流水線結構的高速DPGA 的系統(tǒng)級示意圖如圖1 所示,放大倍數(shù)從6 ～21.875dB 均勻地以1/8dB 為步長進行變化。考慮到隨著增益范圍的擴大,總的采樣電容值將會呈指數(shù)函數(shù)增長,這將嚴重影響DPGA 的高頻特性?？梢詫⒎糯笃鞑鸱譃槭孜蚕噙B的三級:級是固定增益放大器,它對輸入信號進行采樣并放大2倍;第二級和第三級分別由7bit 數(shù)控的低三位和高四位控制,分別以1/8dB 和1dB 為步長進行增益步進。

圖1 　DPGA 總體結構原理圖
　　下面首先簡要說明第二級的電路結構。如圖2(a)所示,通過數(shù)字控制部分選擇所需的放大倍數(shù)xⁱ增益就由采樣電容xⁱC₀和反饋電容C₀之比確定下來。這樣設計的好處是,反饋電容保持不變,反饋增益在電路的放大階段是固定的,從而使帶寬和建立時間不依賴于增益而變化。
　　我們注意到,DPGA 的第三級由7bit 數(shù)控的高四位控制,也就是說第三級共需要16個采樣電容,從而總采樣電容將比前兩級大許多,因此嚴重影響了DPGA 的高頻特性。這可以采取下面的方法使第三級的總采樣電容值達到值。當高增益時,需要較大的采樣電容,可以通過若干個較小的采樣電容并聯(lián)相加而得,這樣可以更充分地利用所給的電容。
如圖2 (b) 所示,當采樣電容C₀接V_in , 其余采樣電容接地時,放大器增益為x₀ ;當C₀ 和C₁ 接V_in ,其余采樣電容接地時,放大器增益為x₁,此時對應于四位數(shù)控的0001。此時只有C₀和C₁接入電路。電容C₁的大小由下式?jīng)Q定:

　　同理,可以通過類似式(1) 的方法確定其余14個電容的大小。當?shù)谌夁_到增益時, 開關S₀、S₁、. . . . . .S₁₅均接輸入端, 使得電容C₀ 、C₁ 、. . . . . . 、C₁₅ 均接入電路,通過下式可計算出C₁₅的大小:

圖2 　DPGA采樣階段示意圖
　　因為第三級的增益步進x = 1dB≈1. 122 ,所以總采樣電容為

　　如果第三級的電容陣列依然采用第二級的方法,可得:

　　顯然,改進后電容陣列的總電容由42.5C₀降為5.632C₀ ,大大節(jié)省了芯片面積,且使電路的工作速度有了顯著提高,但是,由于控制電容陣列的數(shù)字開關時序變得較為復雜,所以這種改進是以增加電路復雜程度為代價的。
2 　采樣電容的優(yōu)化
　　由于DPGA采用的是采樣電容陣列,在這種結構中一個比較重要的噪聲源,就是當電容網(wǎng)絡由斷開到連通時發(fā)生的電荷分配效應和時鐘饋通效應,因此有必要對其產(chǎn)生的影響和優(yōu)化方法進行深入的研究。所謂電荷分配效應,就是在總電荷量保持不變的前提下,電荷在電容之間進行重新分配,從而造成一定誤差的效應。時鐘饋通效應指的是,MOS開關會通過其柵漏或柵源交疊電容將時鐘跳變耦合到采樣電容上。如圖3 所示,采樣保持電路中的電容網(wǎng)絡包括采樣電容C_s,寄生電容C_p和放大器的輸入容抗C_i。這些電容在采樣階段以后,各自存儲不同數(shù)量的電荷。在放大階段,電荷將在電容網(wǎng)絡中重新分配,從而在電路輸出端會產(chǎn)生一定的誤差。經(jīng)過分析,放大階段電容C_s輸出端的電壓V_a為:

圖3 　采樣/ 保持電路中電荷分配原理
　　其中: t_hold表示信號保持的信態(tài), t_out 表示信號輸出的狀態(tài)。式(5) 中后二項為電荷分配效應產(chǎn)生的噪聲。對于不同電路,該噪聲的表示方法各不相同。通常,它依賴于輸入信號,并且與采樣電容C_s 成反比。因此可以通過增大Cs 來減小電荷分配噪聲。但是由于寄生電容Cp 的存在,附加一個反饋放大器才可以有效地降低此噪聲。同時,此放大器還可以抑制時鐘饋通效應。
　　我們知道,簡單的CMOS 反相器可當作反饋放大器來減小開關引入的噪聲。但這種電路的缺點是,反相器管子尺寸較大,存在較大的輸入電容,這不利于抑制電荷分配噪聲和時鐘饋通效應?？梢允褂霉苍垂矕?cascode) 反相器使輸入電容減小,并增大增益。如圖4 所示,圖中M1 和M2 是寬長均較小的輸入管,增益是通過尺寸較大的cascode 管M3 和M4 得以實現(xiàn)的?？赏茖С龊唵畏聪嗥骱蚦ascode反相器的增益分別為:

　　式中:λn 、λp 分別為NMOS 晶體管和PMOS 晶體管的溝道長度調制系數(shù);β1 、β2 、β3 、β4 分別為M1 、M2 、M3 、M4 的電流增益因子; I₀為反相器偏置在閾值點時的電流。圖中的cascode 反相器可以看作是對采樣電容增加了一個具有高輸入阻抗的單位增益緩沖器,其中, C_i和C_p2分別為反相器輸入端和輸出端的寄生電容。當電路工作在采樣階段時,Φ1 為高電平,輸入信號被采樣到由C_s1和C_s2并聯(lián)組成的采樣電容上。寄生電容Cp 被充電到一定的參考電壓V ref 。在采樣階段向放大階段轉變的過程中,電荷在C_s1 、C_s2 、C_i和C_p2之間重新分配,從而將會產(chǎn)生電荷分配誤差。此時,由于M_s0 、M_s1的快速斷開以及M_s2的快速閉合,大量電荷被注入到結點x 和y 處?？梢杂迷龃箅娙軨s 的方法來減小輸入信號對電荷分配噪聲和時鐘饋通效應的依賴性。設ΔQy和ΔQx 分別為轉變過程中注入到結點y 和結點x 處的電荷量,在結點y 和結點x 處分別使用電荷守恒原理,可得:

圖4 　改進后的采樣/ 保持電路示意圖
　　由以上三式可以解出采樣保持電路的輸出電壓vo為:

上式右邊的第二項和第三項分別為電荷分配效應和時鐘饋通效應所引起的誤差。
　　當A >1時,電荷分配噪聲可降為:

　　對比圖3 未經(jīng)優(yōu)化的采樣電容電路,該噪聲為:

　　可看出電荷分配噪聲降低了許多。我們注意到,如果A 足夠大,時鐘饋通效應引入的噪聲可以降低到ΔQy /Cs1 。由于圖4 中結點y 的電壓是固定的,所以注入電荷ΔQy 為一常量,時鐘饋通誤差獨立于輸入信號。
　　對比式(11) 和式(13) 可以看出,通過對C_s 的改進,電荷分配效應產(chǎn)生的誤差被大大減小了,而且時鐘饋通效應引入的誤差不再依賴于輸入信號?？梢?采樣電容中的C_s1和C_s2 可以用來降低上述兩種誤差。若想減小電荷分配誤差,可以增大電容C_s2 ;而增大電容C_s1 可以減小時鐘饋通誤差。在實際應用中,通常寄生電容Cp 較大,因此電容C_s2也須相應增大。
3 　模擬仿真與版圖

　　分別對優(yōu)化前后的電路進行仿真,并選取寄生電容C_p的值分別為280fF和60fF,如圖5 所示,采用改進的電容陣列結構能把采樣電容引入的噪聲斜率從原來的0.15降低到0.01。

圖5 　不同采樣電容的輸出誤差
　　改進后的DPGA 用Hspice軟件模擬后的結果如圖6所示:輸入電壓為0.3V,輸出電壓由數(shù)字控

圖6 　DPGA 的仿真結果(simulated by Hspice)
制呈指數(shù)增長。0～25600μs為一個模擬測試周期,此期間內(nèi)增益每200ns步進1/8dB,共有128個步進(對于電壓的分貝數(shù)表示法則為線性步進) ,增益范圍是6 ～21.875dB,工作頻率為20MHz,信號平均建立時間為15ns,整體功耗為58.8mW。DPGA 的版圖如圖7 ,為了盡可能地控制電容的,可以在版圖設計時固定每個電容的寬度,改變其長度。當要求為10-bit ,即由舍入誤差小于0.1 %時,設工藝中可控長度為ΔL,可得可控電容為W×ΔL×Ca ,其中Ca 為每平方米微米的電容,此時舍入誤差為1/ 2×W×ΔL×Ca ,可以通過下式確定電容的L 。此外,由于電路內(nèi)部放大器均為全差分結構,因此版圖中采取了共心全對稱式結構,這樣可以降低由工藝帶來的失配誤差,從而規(guī)避芯片制造風險,提高芯片成品率。

圖7 　DPGA 的版圖照片
4 　結　論
　　本文結合CMOS圖像傳感器的性能要求,提出了一種優(yōu)化的DPGA電容陣列結構,并討論了此種結構中寄生電容引入的時鐘饋通和電荷分配效應。通過對電路的改進可以大大減小電路中的總電容值,提高電路的工作速度,同時可以為電容值的選取提供更大的余度,以便在設計過程中更好的處理開關電容電路速度和之間的折衷關系。實驗結果表明,采用改進的電容陣列結構能把采樣電容引入的噪聲斜率從原來的0.15降低到0.01。本文對CMOS圖像傳感器中信號處理電路設計具有一定的指導意義。