引言：

　　SoC研發(fā)業(yè)者現(xiàn)今在制定產(chǎn)品研發(fā)決策時，重要的一項因素就是選擇一套適合的硅智產(chǎn)（IP）（CPU）。這方面的決定會影響產(chǎn)品效能與質(zhì)量、產(chǎn)品上市時程、以及獲利績效。但SoC研發(fā)業(yè)者在選擇時會面臨許多挑戰(zhàn)，在判斷何種適合某種SoC時，更須謹(jǐn)慎的考慮，業(yè)者須決定的種類（軟核或硬核）、技術(shù)數(shù)據(jù)的質(zhì)量、以及IP供貨商的可靠度與性。本文將探討每項領(lǐng)域并提供相關(guān)指南，介紹如何評估各種IP的特色。
　
       芯片制造技術(shù)不斷改進(jìn)，為現(xiàn)今的設(shè)計工程師提供很多可使用的硅組件與設(shè)備。然而，工程師在設(shè)計電路方面的能力并未跟上制程技術(shù)的發(fā)展腳步以應(yīng)用這些新增的硅組件。這種不平衡現(xiàn)象造就現(xiàn)今的IP產(chǎn)業(yè)。IP讓研發(fā)團(tuán)隊僅須整合預(yù)先制作的功能區(qū)塊，不須進(jìn)行任何設(shè)計或檢驗作業(yè)，即能迅速開發(fā)大型的系統(tǒng)單芯片設(shè)計。

　　但這種新的研發(fā)型態(tài)亦衍生許多困難的挑戰(zhàn)。視種類的不同，這些挑戰(zhàn)的困難度可高可低。

　　首先，IP可透過軟核或硬核兩種型式交付到客戶的手上。不論何種型式，顧客都會收到一套功能上已檢驗過的設(shè)計方案。軟核亦稱為可合成，可經(jīng)由顧客合成后再建置到其SoC中。 
硬核，則已預(yù)先建置并可立即投入生產(chǎn)。（從技術(shù)面而言，設(shè)計方案須在投產(chǎn)后才算是建置完成。但在本文中，建置代表配線及其后段工程已完成生產(chǎn)準(zhǔn)備）。SoC團(tuán)隊僅須將硬核視為單一整合電路嵌入至芯片中。軟核與硬核有各自不同的問題與優(yōu)點，以下我們將詳細(xì)介紹。

　　IP啟動（jump-starts）整體SoC研發(fā)流程的一部份。研發(fā)團(tuán)隊取得已預(yù)先檢驗的設(shè)計方案，使他們能以更少的時間、更少的工程與EDA資源下完成芯片的研發(fā)。但是，將整合至芯片需要進(jìn)行許多步驟，步驟的難易度視廠商提供的整體技術(shù)文件與支持而定。本文將詳細(xì)介紹讓客戶能輕易將整合至各個SoC研發(fā)階段的技術(shù)數(shù)據(jù)與技術(shù)支持。

　　，顧客須考慮IP廠商。IP產(chǎn)業(yè)仍處在萌芽階段，市面上存有許多良莠不齊的產(chǎn)品，且不僅是剛成立的新業(yè)者才會提供這類方案。因此，顧客不僅須評估IP，亦須評估IP廠商的整體能力。

　　研發(fā)SoC，CPU技術(shù)該挑軟？選硬？這是一個如何選擇的問題。因此，從本周起，技術(shù)論壇將針對此議題進(jìn)行一系列的探討，本篇先就兩者的優(yōu)劣勢進(jìn)行比較。

　　軟核與硬核的優(yōu)缺點比較

　　效能

　　由于軟核并未完成建置（Implement），故比硬核在功能與建置方面擁有更高的彈性。另一方面，因為這些會被應(yīng)用在許多設(shè)計方案中，所以硬核研發(fā)業(yè)者能花更多的時間針對其建置作業(yè)進(jìn)行化。因此一般人都有硬核能提供較高效能的成見。

　　事實上，針對大多數(shù)先進(jìn)制程所設(shè)計的完全客制化高階硬核，的確提供比軟核更優(yōu)越的效能。由運用latch（拴鎖）型開關(guān)電路、動態(tài)邏輯、三相訊號、客制化內(nèi)存等組件，完全客制化可達(dá)到超越完全靜態(tài)合成設(shè)計方案的效能。對于需要超越現(xiàn)有制程與研發(fā)技術(shù)效能極限的SoC而言，完全客制化的硬核較能滿足其需求。

　　但若效能目標(biāo)落在軟核的支持范圍內(nèi)，則硬核的優(yōu)勢就無關(guān)緊要。SoC研發(fā)團(tuán)隊可利用軟核先天俱有的彈性滿足其效能目標(biāo)（隨著制程技術(shù)持續(xù)改進(jìn)，軟核的頻率亦會隨之提高，讓它們成為更多SoC設(shè)計方案的理想選擇。）

　　即使在較低的頻率頻率下，硬核亦能提供硅組件空間上的優(yōu)勢。但這種優(yōu)勢并非永遠(yuǎn)存在。通常硬核運用ASIC型態(tài)的設(shè)計技術(shù)進(jìn)行硬型化（hardened），這種流程無法在速度上產(chǎn)生優(yōu)勢。在其它方面，完全客制化的無法針對每個制程世代重新進(jìn)行化調(diào)校，因而消弭在頻率與尺寸上的優(yōu)勢。

　　制程技術(shù)獨立性與移植彈性

　　軟核的其中一項優(yōu)點就是制程技術(shù)獨立性。高階的Verilog或VHDL程序不需要運用某一特定的制程技術(shù)或標(biāo)準(zhǔn)的單元庫（cell library）。這意謂同一套IP可重復(fù)應(yīng)用在多種設(shè)計，或是未來新世代的設(shè)計方案中。（部份軟核IP供貨商開發(fā)出針對特定制程的方案，讓其不具制程技術(shù)的獨立性，但這種模式的優(yōu)點尚不明確）。

　　另一方面，硬核則具有相當(dāng)高的制程技術(shù)特定性。事實上，若晶圓廠商變更其制程參數(shù)或單元庫變量（cell library factor），硬核有可能就無法正常運作。因為IP供貨商在制程參數(shù)改變后，須重新檢驗硬核，所以這種特性即衍生出運用上的風(fēng)險。

　　硬核可移植到新的制程技術(shù)，但須投入相當(dāng)可觀的心力與成本來重新進(jìn)行化調(diào)校。對于某些先進(jìn)的微處理器而言，須耗費兩年甚至更長的時間。因此，硬核的尺寸通常會針對新制程等比例縮小。這種方法雖簡單且迅速，但可能減低研發(fā)團(tuán)隊針對初制程進(jìn)行的客制化效益。

　　此外，光學(xué)等比例縮小的作法會衍生額外的風(fēng)險，因為它僅保證新設(shè)計能符合設(shè)計規(guī)則，但不保證正確的時序或功能。由于光學(xué)比例縮小是超快捷方式式的設(shè)計模式，故業(yè)者在重新檢驗這類IP時會面臨很大的困難。
事實上，軟核可能是針對單一制程技術(shù)與單元庫為設(shè)計依據(jù)，設(shè)計本身與此一技術(shù)無關(guān)。針對制程技術(shù)與單元庫提供的效能，類似的技術(shù)可能達(dá)到接近化的成效，但是差異性較大的技術(shù)（例如搭配速度較慢的RAM）可能就無法達(dá)到相同的結(jié)果。此種現(xiàn)象并非重要，所以軟核在化的彈性方面優(yōu)于等比例光學(xué)縮小的硬核。

　　速度╱尺寸╱功耗化調(diào)校

　　硬核在IP供貨商進(jìn)行建置時已做了化。因僅進(jìn)行化，故IP供貨商可投入較多的資源。因此，硬核的速度通常高于采用相同建置技術(shù)的軟核。即使運用單一技術(shù)，硬核僅是鎖定一個化目標(biāo)。若希望在合理的效能下降低芯片使用面積，則進(jìn)行大幅效能化的硬核，其面積可能過大。

　　相反的，軟核能進(jìn)行「應(yīng)用化」的調(diào)校。時序、尺寸以及功耗率目標(biāo)可機動的調(diào)整，以配合特定的嵌入式SoC設(shè)計方案。例如，若SoC運用200MHz的頻率，則原本為250MHz的IP軟核應(yīng)將運作頻率調(diào)整為200MHz。這種作法能減少使用面積與功耗，同時也符合相關(guān)的設(shè)計要求。

　　低層級的I/O時序部份也可針對應(yīng)用做 
化的調(diào)整。軟核的I/O速度可配合所處的環(huán)境進(jìn)行調(diào)整。反之，若硬核的輸出訊號較為遲緩，SoC研發(fā)人員就沒有太多可以改善這類時序問題的方法。

　　若SoC的速度、尺寸以及功耗率即為初硬核的目標(biāo)，則這套硬核就能具備競爭力。但是對大多數(shù)的設(shè)計而言，軟核較能針對特殊SoC進(jìn)行化調(diào)校。

　　客制化彈性

　　軟核另一項超越硬核的優(yōu)勢就是：編譯當(dāng)時才做客制化，在建置之前，可自行選擇許多設(shè)計選項。

　　高速緩存大小是編譯時常見的一種客制化項目。軟核處理器讓使用者選擇其特定嵌入式系統(tǒng)所需的快取記憶容量。而硬核則無法進(jìn)行這種客制化設(shè)定。

　　許多軟核具有的另一種客制化設(shè)計就是自行定義指令集，也就是自行支持特定指令的功能。例如若SoC有特殊需要，可使用外部協(xié)同處理器，有些系統(tǒng)或許需要運用具有壓縮功能的指令碼，但若系統(tǒng)不需要這些功能時，這些多余硬件就可從軟核中移除，以節(jié)省芯片面積與功耗。

　　軟核同時也有一些建置組態(tài)參數(shù)，這些特殊的客制化參數(shù)能使軟核進(jìn)一步融入SoC團(tuán)隊所進(jìn)行的設(shè)計環(huán)境。例如，微處理器通常運用邏輯閘頻率電路進(jìn)行建置，但這種頻率可能無法搭配部份頻率路由工具。若處理器有提供編譯時的設(shè)定功能，能將所有邏輯閘頻率變更成等效的再流通MUX（多任務(wù)）組件，就能減少SoC團(tuán)隊建置過程中所遇到的困難。

　　整合的難易度

　　除非硬核由內(nèi)部研發(fā)小組所建置，否則軟核通常比較容易整合至作業(yè)流程。其原因是SoC研發(fā)團(tuán)隊將在獲得授權(quán)的IP周圍加入各種RTL模塊。此時就如同SoC中的其它模塊，亦能采用相同的建置處理方式。

　　硬核比較像一個黑箱RAM組件（black-box RAM），尤其是采用全客制化技術(shù)所建置的。這代表硬核供貨商須提供更多的黑箱式模型，讓SoC研發(fā)業(yè)者能針對這些處理器設(shè)計其模塊。這種流程應(yīng)用難度原本就高于軟核。例如，一套全客制化的硬核可能沒有邏輯閘層級的電路清單（netlist）。這是因為設(shè)計工作是在晶體管層級中進(jìn)行，并未涉及邏輯閘。但設(shè)計團(tuán)隊可能需要做含有回饋（back-annotated）時序機制的邏輯閘層級功能仿真測試，此時若缺乏邏輯閘層級的電路圖就很難進(jìn)行這種模擬。