摘要：本文討論了在中頻(IF)和基帶應(yīng)用中，進(jìn)行高速模擬-數(shù)字轉(zhuǎn)換器(ADC)設(shè)計(jì)時(shí)，如何正確地進(jìn)行元件的選擇、放置等布局技術(shù)。文章以MAX12557高分辨率、高速數(shù)據(jù)轉(zhuǎn)換器為例，給出了建立一個(gè)化設(shè)計(jì)的指導(dǎo)方針：正確的高速布局技術(shù)，旁路和去耦技巧，元件的選擇和放置，以及熱管理技術(shù)等。

引言

Maxim公司的14位雙路ADC芯片MAX12557針對(duì)65Msps采樣速率進(jìn)行優(yōu)化，適合所有IF和基帶應(yīng)用。本文旨在作為一個(gè)簡(jiǎn)明的輔助資源，為該器件的原理設(shè)計(jì)和布局提供指導(dǎo)性意見(jiàn)。意在作為該ADC器件手冊(cè)及其評(píng)估板手冊(cè)的補(bǔ)充。用戶應(yīng)該審視其特定應(yīng)用，并參考所有可獲得的資源，以便使該器件在其目標(biāo)應(yīng)用中發(fā)揮性能。

本文分為三個(gè)部分：一般性建議，原理設(shè)計(jì)建議和布局建議。一般性建議概要介紹了如何在應(yīng)用中發(fā)揮器件性能的設(shè)計(jì)實(shí)踐。主要討論了ADC外圍元器件布局方面一些好的習(xí)慣，以及和PCB本身相關(guān)的一些建議。原理設(shè)計(jì)建議提供了一些為重要和敏感的器件引腳上元件的參數(shù)。，布局建議部分詳細(xì)解說(shuō)了如何在轉(zhuǎn)換器周圍放置外圍元件，指出了哪些外部元件應(yīng)該放置在頂層，哪些應(yīng)放在底層，并在提供了一些有關(guān)PCB的更多信息。

請(qǐng)參考圖1的引出腳示意圖，和表1所列的MAX12557的引腳說(shuō)明。MAX12557的評(píng)估(EV)板提供多種選擇，允許選擇單端或差分時(shí)鐘輸入、單端或差分模擬輸入、以及內(nèi)部或外部基準(zhǔn)等。因此，圖2-5的評(píng)估板電路圖中使用的外圍元件和配置比正常應(yīng)用中多。，圖6和7還給出了評(píng)估板的頂層和底層的絲印和元件布局。

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圖1. MAX12557的引腳排列

表1. MAX12557引腳說(shuō)明

PIN	NAME	FUNCTION
1, 4, 5, 9, 13, 14, 17	GND	Converter Ground. Connect all ground pins and the exposed paddle (EP) together.
2	INAP	Channel A Positive Analog Input
3	INAN	Channel A Negative Analog Input
6	COMA	Channel A Common-Mode Voltage I/O.
7	REFAP	Channel A Positive Reference I/O. Channel A conversion range is ±2/3 x (VREFAP-VREFAN).
8	REFAN	Channel A Negative Reference I/O. Channel A conversion range is ±2/3 x (VREFAP-VREFAN).
10	REFBN	Channel B Negative Reference I/O. Channel B conversion range is ±2/3 x (VREFBP-VREFBN).
11	REFBP	Channel B Positive Reference I/O. Channel B conversion range is ±2/3 x (VREFBP-VREFBN).
12	COMB	Channel B Common-Mode Voltage I/O
15	INBN	Channel B Negative Analog Input
16	INBP	Channel B Positive Analog Input
18	DIFFCLK//SECLK\	Differential/Single-Ended Input Clock Drive. This input selects between single-ended or differential clock input drives. DIFFCLK//SECLK\ = GND: Selects single-ended clock input drive. DIFFCLK//SECLK\ = OVDD: Selects differential clock input drive.
19	CLKN	Negative Clock Input. In differential clock input mode (DIFFCLK//SECLK\ = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK//SECLK\ = GND), apply the clock signal to CLKP and tie CLKN to GND.
20	CLKP	Positive Clock Input. In differential clock input mode (DIFFCLK//SECLK\ = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK//SECLK\ = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND.
21	DIV2	Divide-by-Two Clock Divider Digital Control Input
22	DIV4	Divide-by-Four Clock Divider Digital Control Input
23-26, 61, 62, 63	VDD	Analog Power Input. Connect VDD to a 3.15V to 3.60V power supply. Connect all VDD pins to the same potential.
27, 43, 60	OVDD	Output Driver Power Input. Connect OVDD to a 1.7V to VDD power supply.
28, 29, 45, 46	N.C.	No Connect
30	D0B	Channel B CMOS Digital Output, Bit 0 (LSB)
31	D1B	Channel B CMOS Digital Output, Bit 1
32	D2B	Channel B CMOS Digital Output, Bit 2
33	D3B	Channel B CMOS Digital Output, Bit 3
34	D4B	Channel B CMOS Digital Output, Bit 4
35	D5B	Channel B CMOS Digital Output, Bit 5
36	D6B	Channel B CMOS Digital Output, Bit 6
37	D7B	Channel B CMOS Digital Output, Bit 7
38	D8B	Channel B CMOS Digital Output, Bit 8
39	D9B	Channel B CMOS Digital Output, Bit 9
40	D10B	Channel B CMOS Digital Output, Bit 10
41	D13B	Channel B CMOS Digital Output, Bit 11 (MSB)
42	DORB	Channel B Data Out-of-Range Indicator. The DORB digital output indicates when the channel B analog input voltage is out of range. DORB = 1: Digital outputs exceed full-scale range. DORB = 0: Digital outputs are within full-scale range.
44	DAV	Data Valid Digital Output. The rising edge of DAV indicates that data is present on the digital outputs. The evaluation kit utilizes DAV to latch data into external back-end digital logic.
47	D0A	Channel A CMOS Digital Output, Bit 0 (LSB)
48	D1A	Channel A CMOS Digital Output, Bit 1
49	D2A	Channel A CMOS Digital Output, Bit 2
50	D3A	Channel A CMOS Digital Output, Bit 3
51	D4A	Channel A CMOS Digital Output, Bit 4
52	D5A	Channel A CMOS Digital Output, Bit 5
53	D6A	Channel A CMOS Digital Output, Bit 6
54	D7A	Channel A CMOS Digital Output, Bit 7
55	D8A	Channel A CMOS Digital Output, Bit 8
56	D9A	Channel A CMOS Digital Output, Bit 9
57	D10A	Channel A CMOS Digital Output, Bit 10
58	D13A	Channel A CMOS Digital Output, Bit 11 (MSB)
59	DORA	Channel A Data Out-of-Range Indicator. The DORA digital output indicates when the channel A analog input voltage is out of range. DORA = 1: Digital outputs exceed full-scale range. DORA = 0: Digital outputs are within full-scale range.
64	G//T\	Output Format Select Digital Input. G//T\ = GND: Two's complement output format selected. G//T\ = OVDD: Gray code output format selected.
65	PD	Power Down Digital Input. PD = GND: ADCs are fully operational. PD = OVDD: ADCs are powered down.
66	SHREF	Shared Reference Digital Input. SHREF = VDD: Shared Reference Enabled SHREF = GND: Shared Reference Disabled When sharing the reference, externally connect REFAP and REFBP together to ensure that VREFAP equals VREFBP. Similarly, when sharing the reference, externally connect REFAN to REFBN together to ensure that VREFAN = VREFBN.
67	REFOUT	Internal Reference Voltage Output. The REFOUT output voltage is 2.048V. For internal reference operation, connect REFOUT directly to REFIN or use a resistive pider from REFOUT to set the voltage at REFIN. For external reference operation, REFOUT is not required and must be bypassed to GND with a >0.1µF capacitor.
68	REFIN	Single-Ended Reference Analog Input. For internal reference and buffered external reference operation, apply a 0.7V to 2.3V DC reference voltage to REFIN. For unbuffered external reference operation, connect REFIN to GND. In this mode REF_P, REF_N, and COM_ are high impedance inputs that accept the external reference voltages.
-	EP	Exposed Paddle. EP is internally connected to GND. Externally connect EP to GND to achieve specified dynamic performance.

一般性建議

• 一般而言，帶有實(shí)地層和電源層的多層PCB板可獲得的信號(hào)完整性。
• MAX12557需要采用高速PCB布局技術(shù)，包括一個(gè)連接到裸露墊盤(pán)的實(shí)地層。
• 保持MAX12557模擬側(cè)內(nèi)部接地層的完整性，要求其極其密實(shí)，空隙必須少。過(guò)孔交錯(cuò)排列，保持非常小的過(guò)孔間隙，將空隙減少到程度。同時(shí)，要保證關(guān)鍵元器件下方的實(shí)地，尤其是引腳7和引腳8上的REFAP和REFAN電容；引腳6的COMA旁路；引腳11和引腳10上的REFBP和REFBN電容；引腳6和引腳12的COMB旁路；以及A通道模擬輸入引腳2、3和B通道模擬輸入引腳15、16上的小容量電容器等。
• 合理規(guī)劃不同輸入和輸出信號(hào)在各個(gè)層面上的位置，所有模擬輸入位于X層，所有數(shù)字輸出位于Y層，所有時(shí)鐘位于Z層等等。盡量把每一層都放在兩個(gè)實(shí)地層之間或使用微帶線技術(shù)。
• 為了將信號(hào)線電感降至，減小總體噪聲，寧可采用電源層而非地層來(lái)走線。如果使用電源線，應(yīng)采用盡量寬的線條以減小IR壓降和電感。
• 對(duì)于GND和V_DD (電源線)，Maxim建議采用多個(gè)18mil孔徑的過(guò)孔進(jìn)行層間連接。
• MAX12557的所有GND和裸露墊盤(pán)(EP)均應(yīng)連接到同一地平面。MAX12557依靠EP建立低感抗接地，應(yīng)采用多個(gè)過(guò)孔將其連接到規(guī)劃好的地層。所需的過(guò)孔數(shù)量取決于過(guò)孔的尺寸。作為指導(dǎo)原則，Maxim建議使用5 x 5方陣(總共25個(gè))的13mil過(guò)孔。少需要12個(gè)，以確保足夠的接地。
• MAX12557關(guān)鍵的輸入、輸出連接包括，模擬輸入、基準(zhǔn)引腳、時(shí)鐘和數(shù)字輸出。關(guān)鍵的引腳包括2、3、6-8、10-12、15、16、19、20、67和68腳。
• ADC周圍的旁路元件和關(guān)鍵電容的連接線應(yīng)盡可能寬，以減小電阻和電感。建議采用寬度大于或等于10mil的走線。如果元件不是位于地平面的正上方，那么，接地線應(yīng)盡可能寬。這也包括PCB設(shè)計(jì)中所用的所有接地?zé)岷副P(pán)。
• 如果旁路電容使用熱焊盤(pán)與GND連接，那么，每一個(gè)旁路電容使用兩個(gè)熱焊盤(pán)，每個(gè)熱焊盤(pán)的GND端用一個(gè)過(guò)孔，以減小電感。
• 高速數(shù)字信號(hào)線應(yīng)遠(yuǎn)離敏感的模擬信號(hào)線、時(shí)鐘線、REFP及REFN。
• 所有信號(hào)線(包括REFP、REFN)都應(yīng)盡可能短，并且避免90°轉(zhuǎn)角。
• 確保差分模擬輸入網(wǎng)絡(luò)的布線對(duì)稱，并且所有寄生效應(yīng)均勻且平衡。
• 所有旁路電容應(yīng)與ADC盡可能地靠近，與轉(zhuǎn)換器在PCB的同一側(cè)，采用表面貼裝元件以減小電感(在布局建議一節(jié)中會(huì)有更詳細(xì)的說(shuō)明)。
• 通常，所有GND旁路過(guò)孔尺寸應(yīng)為18mil。
• 為了實(shí)現(xiàn)性能，該ADC需要獨(dú)立的模擬和數(shù)字電源。
• MAX12557可接受差分或單端時(shí)鐘輸入。
• MAX12557可以接受差分或單端模擬輸入信號(hào)。差分輸入可提供性能。
• 轉(zhuǎn)換器的裸露墊盤(pán)(EP)作為器件的主要接地途徑，必須正確連接到指定地平面。
• 在ADC電路和同一塊板上的其他相鄰電路之間放置一塊“地島”進(jìn)行隔離。例如，如果同一塊PCB上有多個(gè)ADC電路，在它們之間放置一塊地平面，將各個(gè)ADC的相關(guān)電路隔離開(kāi)來(lái)。

原理設(shè)計(jì)建議(圖2-5)

• (引腳2和3，INAP和INAN)：為了獲得的總體交流性能，根據(jù)具體應(yīng)用，這些引腳與地之間應(yīng)并聯(lián)一定的電容，容值范圍在5.6pF到12pF之間。這些電容有可能被包含在驅(qū)動(dòng)ADC的抗混疊濾波器中，且應(yīng)放在電路板的頂層。
• (引腳6，COMA)：COMA通過(guò)一個(gè)高頻性能良好的2.2µF陶瓷電容旁路至GND。
• (引腳7，REFAP)：通過(guò)一個(gè)位于PCB頂層的高頻陶瓷電容(1.0µF)，將REFAP旁路至GND。所有REFAP連線應(yīng)盡可能短。
• (引腳8，REFAN)：通過(guò)一個(gè)位于PCB頂層的高頻陶瓷電容(1.0µF)，將REFAN旁路至GND。所有REFAN連線應(yīng)盡可能短。
• (引腳10，REFBN)：通過(guò)一個(gè)位于PCB頂層的高頻陶瓷電容(1.0µF)將REFBN旁路至GND。所有REFBN連線應(yīng)盡可能短。
• (引腳11，REFBP)：通過(guò)一個(gè)位于PCB頂層的高頻陶瓷電容(1.0µF)將REFBP旁路至GND。所有REFBP連線應(yīng)盡可能短。
• (引腳12，COMB)：COMB通過(guò)一個(gè)高頻性能良好的2.2µF陶瓷電容旁路至GND。
• (引腳15和16，INBN和INBP)：為獲得的總體交流性能，根據(jù)具體應(yīng)用，這些引腳與地之間應(yīng)并聯(lián)一定的電容，容值在5.6pF到12pF之間。這些電容可能被包含在驅(qū)動(dòng)ADC的抗混疊濾波器中，且應(yīng)放在電路板的頂層。
• (引腳23-26，61-63, V_DD)：用一個(gè)高頻性能良好的1.0µF陶瓷電容，和一個(gè)高頻性能良好、>2.2µF的陶瓷電容并聯(lián)，將V_DD旁路至GND。
• (引腳27, 43, 60, OV_DD)：用一個(gè)高頻性能良好的1.0µF陶瓷電容，和一個(gè)高頻性能良好、>2.2µF的陶瓷電容并聯(lián)，將V_DD旁路至GND。
• (引腳28-41, D0B-D13B)：在數(shù)據(jù)輸出引腳上增加串聯(lián)電阻。這個(gè)串聯(lián)電阻可以限制從輸出驅(qū)動(dòng)器流出，并返回到芯片內(nèi)部GND的高頻邊沿電流。選擇合適的電阻值，使其與負(fù)載電容組合形成的RC時(shí)間常數(shù)約為1ns。Maxim采用很小且很便宜的電阻排，例如Panasonic公司的EXB-2HV-221J (參見(jiàn)MAX12557評(píng)估板的材料清單)。
• (引腳45-58, D0A-D13A)：在數(shù)據(jù)輸出引腳上增加串聯(lián)電阻。這個(gè)串聯(lián)電阻可以限制從輸出驅(qū)動(dòng)器流出，并返回到芯片內(nèi)部GND的高頻邊沿電流。選擇合適的電阻值，使其與負(fù)載電容組合形成的RC時(shí)間常數(shù)約為1ns。Maxim采用很小且很便宜的電阻排，例如Panasonic公司的EXB-2HV-221J (參見(jiàn)MAX12557評(píng)估板的材料清單)。
• 內(nèi)部參考電壓輸出腳(引腳67, REFOUT)：該REFOUT的電壓為2.048V，可輸出1mA電流。采用內(nèi)部基準(zhǔn)時(shí)，REFOUT直接與REFIN連接，或通過(guò)一個(gè)電阻分壓器分壓REFOUT設(shè)定REFIN輸入電壓。REFOUT通過(guò)一個(gè)高頻性能良好、>0.1µF的陶瓷電容旁路至GND。
• 單端基準(zhǔn)模擬輸入(引腳68, REFIN)：對(duì)于內(nèi)部基準(zhǔn)和外部基準(zhǔn)緩沖工作模式，可施加一個(gè)0.7V到2.3V的參考電壓到REFIN。在規(guī)定的工作電壓范圍內(nèi)，REFIN具有大于50 M的輸入阻抗，差分參考電壓(V_{REF_P} - V_{REF_N})由REFIN產(chǎn)生。在內(nèi)部基準(zhǔn)模式和外部基準(zhǔn)緩沖模式下，REFIN通過(guò)一個(gè)性能良好的、>0.1µF的高頻陶瓷電容旁路至GND。在無(wú)緩沖的外部基準(zhǔn)模式下，REFIN連至GND。

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圖2. MAX12557評(píng)估板模擬輸入部分原理圖

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圖3. MAX12557評(píng)估板A通道數(shù)字輸出原理圖

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圖4. MAX12557評(píng)估板B通道數(shù)字輸出原理圖

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圖5. MAX12557評(píng)估板時(shí)鐘電路

布局建議(關(guān)鍵元件的放置參見(jiàn)圖6和圖7)

• MAX12557放置在PC板頂層。
• 轉(zhuǎn)換器的所有GND引腳(1、4、5、9、13、14和17)都應(yīng)布線連至MAX12557底部覆銅。
• 每個(gè)轉(zhuǎn)換器的模擬輸入電路應(yīng)當(dāng)平衡；也就是說(shuō)，從驅(qū)動(dòng)源(放大器、濾波器等)到差分輸入端的走線長(zhǎng)度應(yīng)當(dāng)相等，元件布局應(yīng)當(dāng)相互對(duì)稱，這樣，所有寄生參數(shù)才會(huì)均衡。走線長(zhǎng)度應(yīng)當(dāng)盡可能短，以降低電感，并避免拾取噪聲和來(lái)自于電路板上其他部分的干擾信號(hào)。
• 盡可能縮短模擬輸入引腳2和3上并聯(lián)電容的引線長(zhǎng)度，可將他們放置在電路板頂層，并盡量靠近器件引腳。
• 接著，放置引腳6 (COMA)到GND之間的2.2µF電容，盡可能靠近器件。如果需要，該電容可以放在PCB板底層，采用13mil過(guò)孔與腳6連接。走線應(yīng)盡可能短。
• 接下來(lái)，放置引腳7和引腳8之間的1µF電容。該電容應(yīng)當(dāng)放置在電路板的頂層，并盡量靠近引腳。REFAP和REFAN (引腳7和8)之間的1µF電容應(yīng)當(dāng)在制造工藝允許范圍內(nèi)盡可能地靠近轉(zhuǎn)換器。
• 下一步，放置引腳7和引腳8到地的旁路電容。這兩個(gè)電容應(yīng)當(dāng)盡可能貼近上述1µF電容放置，并用過(guò)孔將這些電容器的GND端與劃定的模擬地層相連(同時(shí)連接到器件的EP上)。如果第二層上有地平面，該地平面應(yīng)延伸到這三個(gè)元件的下面以減小到引腳1和2的電感。對(duì)于REFAP和REFAN的旁路地過(guò)孔，Maxim使用了18mil的孔徑，考慮到電鍍工藝，該尺寸多留了3mil。終的過(guò)孔孔徑接近于15mil。
• 接下來(lái)，放置引腳7和引腳8之間的10µF電容。如果頂層沒(méi)有足夠的空間放置該電容，也可以像評(píng)估板那樣將其放在PCB底層，利用過(guò)孔連接。該電容與器件引腳間的走線總長(zhǎng)應(yīng)減至。
• 下一步，放置引腳10和引腳11之間的1µF電容。該電容應(yīng)當(dāng)放置在電路板的頂層，并盡量靠近引腳。REFBP和REFBN (引腳10和11)之間的1µF電容應(yīng)當(dāng)在制造工藝允許的范圍內(nèi)盡可能地靠近轉(zhuǎn)換器。
• 接著，放置引腳10和引腳11到地的旁路電容。這兩個(gè)電容器應(yīng)當(dāng)盡可能貼近上述的1µF電容，并用過(guò)孔將這些電容器的GND端與劃定的模擬地層相連(同時(shí)連接到器件的EP上)。如果第二層上有地平面，該地平面應(yīng)延伸到這三個(gè)元件的下面以減小到引腳1和引腳2的電感。對(duì)于REFBP和REFBN的旁路地過(guò)孔，Maxim使用了18mil的鉆孔直徑，考慮到電鍍工藝，該尺寸多留了3mil。終的過(guò)孔孔徑接近于15mil。
• 下一步，放置引腳10和引腳11之間的10µF電容。如果頂層沒(méi)有足夠的空間放置該電容，也可以像評(píng)估板那樣將其放在PCB底層，利用過(guò)孔連接。該電容與器件引腳間的走線總長(zhǎng)應(yīng)減至。
• 與引腳7和引腳8連接的走線應(yīng)盡可能短，并且應(yīng)當(dāng)是匹配的。即：它們應(yīng)當(dāng)是對(duì)稱的，而且長(zhǎng)度應(yīng)相同。
• 與引腳10和引腳11連接的走線應(yīng)盡可能短，并且應(yīng)當(dāng)是匹配的。即：它們應(yīng)當(dāng)是對(duì)稱的，而且長(zhǎng)度應(yīng)相同。
• 接著，放置引腳12 (COMA)到GND之間的2.2µF電容，盡可能靠近器件。如果需要，該電容可以放在PCB板底層，采用13mil過(guò)孔與腳6連接。走線應(yīng)盡可能短。
• 模擬輸入引腳15和16上的并聯(lián)電容器應(yīng)放置在電路板頂層靠近器件引腳的地方，以使其走線盡可能短。
• MAX12557的裸露墊盤(pán)(EP)與劃定的地平面(在第二層)必須正確地連接。可行的做法是使用足夠多的過(guò)孔連接來(lái)降低電感。過(guò)孔數(shù)量取決于孔的尺寸。作為參考，Maxim建議采用5 x 5 (總共25個(gè))方陣的13mil過(guò)孔，少需要12個(gè)這樣的過(guò)孔。
• 應(yīng)使用某一層(是第二層)作為模擬實(shí)地，通過(guò)前面推薦的過(guò)孔陣列將其與MAX12557的EP連接。
• 時(shí)鐘布線建議(引腳19和20)：時(shí)鐘輸入與模擬輸入和基準(zhǔn)一樣敏感。所以，時(shí)鐘信號(hào)應(yīng)當(dāng)和模擬信號(hào)線同樣對(duì)待。應(yīng)避免時(shí)鐘線靠近任何數(shù)字輸出信號(hào)。如果在電路板上有多個(gè)ADC，則需隔離它們的時(shí)鐘線對(duì)，以盡量降低噪聲和拾取來(lái)自其他ADC單元的干擾信號(hào)。時(shí)鐘信號(hào)線盡量不要和數(shù)字輸出線布在同一層上。如果不可避免，應(yīng)盡量使這兩類信號(hào)線之間保持較大間距，并在這兩類信號(hào)線之間布置隔離GND，以降低可能產(chǎn)生的任何耦合。
  
• MAX12557放置在PC板頂層。
• 轉(zhuǎn)換器的所有GND引腳(1、4、5、9、13、14和17)都應(yīng)布線連至MAX12557底部覆銅。
• 每個(gè)轉(zhuǎn)換器的模擬輸入電路應(yīng)當(dāng)平衡；也就是說(shuō)，從驅(qū)動(dòng)源(放大器、濾波器等)到差分輸入端的走線長(zhǎng)度應(yīng)當(dāng)相等，元件布局應(yīng)當(dāng)相互對(duì)稱，這樣，所有寄生參數(shù)才會(huì)均衡。走線長(zhǎng)度應(yīng)當(dāng)盡可能短，以降低電感，并避免拾取噪聲和來(lái)自于電路板上其他部分的干擾信號(hào)。
• 盡可能縮短模擬輸入引腳2和3上并聯(lián)電容的引線長(zhǎng)度，可將他們放置在電路板頂層，并盡量靠近器件引腳。
• 接著，放置引腳6 (COMA)到GND之間的2.2µF電容，盡可能靠近器件。如果需要，該電容可以放在PCB板底層，采用13mil過(guò)孔與腳6連接。走線應(yīng)盡可能短。
• 接下來(lái)，放置引腳7和引腳8之間的1µF電容。該電容應(yīng)當(dāng)放置在電路板的頂層，并盡量靠近引腳。REFAP和REFAN (引腳7和8)之間的1µF電容應(yīng)當(dāng)在制造工藝允許范圍內(nèi)盡可能地靠近轉(zhuǎn)換器。
• 下一步，放置引腳7和引腳8到地的旁路電容。這兩個(gè)電容應(yīng)當(dāng)盡可能貼近上述1µF電容放置，并用過(guò)孔將這些電容器的GND端與劃定的模擬地層相連(同時(shí)連接到器件的EP上)。如果第二層上有地平面，該地平面應(yīng)延伸到這三個(gè)元件的下面以減小到引腳1和2的電感。對(duì)于REFAP和REFAN的旁路地過(guò)孔，Maxim使用了18mil的孔徑，考慮到電鍍工藝，該尺寸多留了3mil。終的過(guò)孔孔徑接近于15mil。
• 接下來(lái)，放置引腳7和引腳8之間的10µF電容。如果頂層沒(méi)有足夠的空間放置該電容，也可以像評(píng)估板那樣將其放在PCB底層，利用過(guò)孔連接。該電容與器件引腳間的走線總長(zhǎng)應(yīng)減至。
• 下一步，放置引腳10和引腳11之間的1µF電容。該電容應(yīng)當(dāng)放置在電路板的頂層，并盡量靠近引腳。REFBP和REFBN (引腳10和11)之間的1µF電容應(yīng)當(dāng)在制造工藝允許的范圍內(nèi)盡可能地靠近轉(zhuǎn)換器。
• 接著，放置引腳10和引腳11到地的旁路電容。這兩個(gè)電容器應(yīng)當(dāng)盡可能貼近上述的1µF電容，并用過(guò)孔將這些電容器的GND端與劃定的模擬地層相連(同時(shí)連接到器件的EP上)。如果第二層上有地平面，該地平面應(yīng)延伸到這三個(gè)元件的下面以減小到引腳1和引腳2的電感。對(duì)于REFBP和REFBN的旁路地過(guò)孔，Maxim使用了18mil的鉆孔直徑，考慮到電鍍工藝，該尺寸多留了3mil。終的過(guò)孔孔徑接近于15mil。
• 下一步，放置引腳10和引腳11之間的10µF電容。如果頂層沒(méi)有足夠的空間放置該電容，也可以像評(píng)估板那樣將其放在PCB底層，利用過(guò)孔連接。該電容與器件引腳間的走線總長(zhǎng)應(yīng)減至。
• 與引腳7和引腳8連接的走線應(yīng)盡可能短，并且應(yīng)當(dāng)是匹配的。即：它們應(yīng)當(dāng)是對(duì)稱的，而且長(zhǎng)度應(yīng)相同。
• 與引腳10和引腳11連接的走線應(yīng)盡可能短，并且應(yīng)當(dāng)是匹配的。即：它們應(yīng)當(dāng)是對(duì)稱的，而且長(zhǎng)度應(yīng)相同。
• 接著，放置引腳12 (COMA)到GND之間的2.2µF電容，盡可能靠近器件。如果需要，該電容可以放在PCB板底層，采用13mil過(guò)孔與腳6連接。走線應(yīng)盡可能短。
• 模擬輸入引腳15和16上的并聯(lián)電容器應(yīng)放置在電路板頂層靠近器件引腳的地方，以使其走線盡可能短。
• MAX12557的裸露墊盤(pán)(EP)與劃定的地平面(在第二層)必須正確地連接?？尚械淖龇ㄊ鞘褂米銐蚨嗟倪^(guò)孔連接來(lái)降低電感。過(guò)孔數(shù)量取決于孔的尺寸。作為參考，Maxim建議采用5 x 5 (總共25個(gè))方陣的13mil過(guò)孔，少需要12個(gè)這樣的過(guò)孔。
• 應(yīng)使用某一層(是第二層)作為模擬實(shí)地，通過(guò)前面推薦的過(guò)孔陣列將其與MAX12557的EP連接。
• 時(shí)鐘布線建議(引腳19和20)：時(shí)鐘輸入與模擬輸入和基準(zhǔn)一樣敏感。所以，時(shí)鐘信號(hào)應(yīng)當(dāng)和模擬信號(hào)線同樣對(duì)待。應(yīng)避免時(shí)鐘線靠近任何數(shù)字輸出信號(hào)。如果在電路板上有多個(gè)ADC，則需隔離它們的時(shí)鐘線對(duì)，以盡量降低噪聲和拾取來(lái)自其他ADC單元的干擾信號(hào)。時(shí)鐘信號(hào)線盡量不要和數(shù)字輸出線布在同一層上。如果不可避免，應(yīng)盡量使這兩類信號(hào)線之間保持較大間距，并在這兩類信號(hào)線之間布置隔離GND，以降低可能產(chǎn)生的任何耦合。 對(duì)于差分時(shí)鐘輸入，我們建議采用1.4V_P-P的典型值，因?yàn)檫@是器件測(cè)試時(shí)所用的值。不過(guò)，重要的不是輸入時(shí)鐘信號(hào)擺動(dòng)的峰-峰值，而是和上升/下降時(shí)間密切相關(guān)的擺動(dòng)速率。另外，內(nèi)部差分放大器還可提供增益，并對(duì)信號(hào)進(jìn)一步整形。在評(píng)估板上，為了提高上升和下降速度，我們采用一個(gè)中心抽頭的變壓器提升輸入時(shí)鐘幅度，然后再用二極管將擺幅限制在1.4VP-P。對(duì)于單端時(shí)鐘，邊沿應(yīng)盡量陡，并且滿足數(shù)據(jù)資料規(guī)定的和電壓要求，即邏輯高電平為0.8V_DD ()，邏輯低電平為0.2V_DD ()。時(shí)鐘共模電壓(1/2V_DD)由內(nèi)部提供。推薦的接口電路/驅(qū)動(dòng)器邏輯：任何邏輯系列，包括CMOS、LVPECL和LVDS，都可用于驅(qū)動(dòng)時(shí)鐘輸入。對(duì)于要求特別高的高頻輸入信號(hào)應(yīng)用，建議采用非常高速的LVPECL時(shí)鐘分配電路，如MAX9320 PECL緩沖器。
• (引腳23-26, 61-63, V_DD)：將0.1µF的旁路電容放在器件引腳旁。
• (引腳27, 43, 60, OV_DD)：將0.1µF的旁路電容放在器件引腳旁。
• 數(shù)據(jù)線B (引腳28-41)和數(shù)據(jù)線A(引腳44-58)：對(duì)于數(shù)據(jù)輸出引腳，應(yīng)盡量縮短從ADC到緩沖器或負(fù)載IC的走線長(zhǎng)度。串聯(lián)電阻盡可能靠近ADC放置，為確保性能，應(yīng)考慮>10pF的總負(fù)載電容。緩沖器或負(fù)載IC有一個(gè)背向MAX12557 EP地的實(shí)地，對(duì)于實(shí)現(xiàn)的交流性能非常重要。如果將數(shù)椐線布在頂層或底層(微帶線技術(shù))，則相鄰層必須是地層，以形成有效的傳輸線。如果將數(shù)據(jù)線布在內(nèi)層(帶狀線技術(shù))，則其相鄰兩層必須均為地電位，以形成有效的傳輸線。數(shù)字信號(hào)輸出應(yīng)緊密排列在單一總線內(nèi)以控制電流回路。另外，盡量減小MAX12557和數(shù)字負(fù)載之間的地層空隙(由數(shù)字信號(hào)過(guò)孔產(chǎn)生)，當(dāng)數(shù)據(jù)線進(jìn)入內(nèi)層時(shí)，過(guò)孔應(yīng)交錯(cuò)排列。
• 共用基準(zhǔn)(引腳66, SHREF)：當(dāng)共用基準(zhǔn)時(shí)，應(yīng)在芯片外把REFAP和REFBP連接在一起，以保證V_REFAP = V_REFBP。同樣，在共用基準(zhǔn)時(shí)，也應(yīng)在外部把REFAN和REFBN連在一起，以保證V_REFAN = V_REFBN。
• REFOUT和REFIN (引腳67和68)的旁路電容必須靠近器件引腳，使用短的走線直接與器件接地層相連。

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圖6. MAX12557評(píng)估板頂層絲印和元件布局

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圖7. MAX12557評(píng)估板底層絲印和元件布局

結(jié)論

本應(yīng)用筆記是器件手冊(cè)和評(píng)估板資料的補(bǔ)充，如果用戶遵循了這些建議，器件在目標(biāo)應(yīng)用中的性能將得以化。