Cadence Low-Power Solution是業(yè)界個將邏輯設計、驗證和實現(xiàn)技術(shù)與Si2認可的Common Power Format(CPF)相結(jié)合的完整流程。將這種全面的方法應用于低功耗設計，團隊可以提高效率、降低風險，并實現(xiàn)時序、功率和面積要求之間的更好的權(quán)衡。

　　低功耗SoC的設計、驗證和實現(xiàn)的集成解決方案

　　功耗是半導體產(chǎn)業(yè)浮現(xiàn)的首要問題 便攜和無線通訊消費電子設備的功耗考慮已經(jīng)成為很多產(chǎn)品規(guī)范的主要考慮因素。即便是有線設備以及在過去電池電力不成問題的其它產(chǎn)業(yè)領域，封裝、穩(wěn)定性和冷卻成本也使得功耗成為更小尺寸工藝中的突出問題。特別是當設計轉(zhuǎn)向90納米以下工藝節(jié)點之后，功耗管理成為整個設計和制造鏈中的一個重要考慮。

　　采用功率管理技術(shù)進行設計 為達到所需的功耗目標，設計團隊越來越多地采用功率管理技術(shù)，例如多供應電壓（MSV）和電源關斷（PSO）。不過這些技術(shù)提高了設計復雜度并帶來了風險。傳統(tǒng)設計流程無法解決因采用低功耗技術(shù)而導致的新問題。結(jié)果設計團隊通常求助于專門的或者高度缺乏靈活性的方法。其結(jié)果是效率更加 低下、上市時間更長、芯片故障風險提高，以及性能、時序和功耗之間的低效權(quán)衡。

　　業(yè)界套完整的低功耗解決方案 為幫助設計團隊采用功耗降低技術(shù)，Cadence開發(fā)了低功耗芯片設計、驗證和實現(xiàn)的套完整的解決方案。Cadence Low-Power Solution結(jié)合了一批來自多種Cadence平臺的技術(shù)，這些先進的產(chǎn)品都應用了Common Power Format (CPF)——這是Si2認可的規(guī)格，用于在設計過程初期確定節(jié)能技術(shù)，這使他們可以分享和復用智能的低功耗設計。

　　Cadence Low-Power Solution的優(yōu)點包括：

　　· 降低風險 ： 將手動調(diào)整的需要降到，使用強勁的驗證方法，設計團隊可以消除源自功能和結(jié)構(gòu)缺陷的芯片故障風險。

　　· 更高的效率和更快的上市時間 ： 高度集成和自動化幫助設計團隊維持高生產(chǎn)力水平。此外，通過在流程中減少迭代次數(shù)，并控制芯片的重新投片，設計團隊可以有效解決上市時間問題。

　　· 改進的芯片質(zhì)量(QoS) ： 通過流程初期易于使用的“假設”探索，設計師可以確定理想的功率結(jié)構(gòu)，以實現(xiàn)目標規(guī)格。隨后，實現(xiàn)流程中的優(yōu)化引擎能夠?qū)r序、功率和面積目標進行適當?shù)臋?quán)衡。

　　技術(shù)

　　Cadence Low-Power Solution將邏輯設計、驗證和實現(xiàn)技術(shù)與Common Power Format (CPF) 相結(jié)合。這些兼容CPF的技術(shù)能夠在和充滿挑戰(zhàn)性的SoC中實現(xiàn)低功耗設計。

　　· Incisive Design Team Simulator and Incisive Enterprise Simulator
 
       · Incisive Design Team Manager and Incisive Enterprise Manager

　　· Encounter RTL Compiler全局綜合

　　· Encounter Conformal Low Power

　　· Encounter Test

　　· SoC Encounter System
 
       · VoltageStorm power rail驗證