摘 要： 介紹一種使用PCI宏核邏輯進(jìn)行的更加簡單高效的PCI口設(shè)計(jì)方法。該方法將PCI接口和PCI用戶邏輯集成在一片F(xiàn)PGA里，可以對整個邏輯進(jìn)行仿真調(diào)試，大大縮短了開發(fā)周期、提高了系統(tǒng)集成度和性能。重點(diǎn)敘述了ALTERA公司提供的32位TAGET接口宏核pci_t32的原理和結(jié)構(gòu)，分析了時序設(shè)計(jì)要點(diǎn)，給出了典型應(yīng)用的邏輯設(shè)計(jì)框圖和注意事項(xiàng)。
關(guān)鍵詞：PCI總線 接口 現(xiàn)場可編程邏輯陣列 仿真

1 PCI總線及其接口概述
PCI總線是高速同步總線，具有32bit總線寬度，工作頻率是33MHz，傳輸率為132Mbyte/s，遠(yuǎn)遠(yuǎn)大于ISA總線5Mbyte/s的速率。PICMG(PCI工業(yè)計(jì)算機(jī)制造商聯(lián)盟)制定的更加堅(jiān)固耐用的Compact PCI總線規(guī)范，支持64位總線寬度，66MHz作頻率，傳輸率為528Mbye/s?；赑C機(jī)的高速數(shù)據(jù)采集系統(tǒng)和各種虛擬儀器，幾乎都選擇了PCI總線。在現(xiàn)代高速通訊、測試等領(lǐng)域的嵌入式應(yīng)用中，Compact PCI總線大有超過VME和VXI總線的趨勢。PCI的高性能、高效率以及與現(xiàn)有標(biāo)準(zhǔn)的兼容性和充裕的發(fā)展?jié)摿Γ瞧渌偩€所不能及的，被計(jì)算機(jī)界公認(rèn)為高瞻遠(yuǎn)矚的局部總線標(biāo)準(zhǔn)。
PCI總線接口相對其它總線接口來說是比較復(fù)雜的，它不但有著嚴(yán)格的同步時序要求，而且為了實(shí)現(xiàn)即插即用和自動配置，PCI接口還必須有許多配置寄存器。根據(jù)用戶設(shè)備的性質(zhì)不同，PCI設(shè)備分為MASTER(主設(shè)備)和TARGET(從設(shè)備)，因此PCI接口類型也就分為MASTER和TARGET兩種接口。概括地說，PCI接口主要包括PCI標(biāo)準(zhǔn)配置寄存器(64字節(jié))、PCI 總線邏輯接口、用戶設(shè)備邏輯接口、數(shù)據(jù)緩沖區(qū)等。
作為一般應(yīng)用設(shè)計(jì)工程師，為縮短開發(fā)周期，沒有必要自己去設(shè)計(jì)全部的復(fù)雜的接口邏輯，甚至可以不必完全理解PCI規(guī)范的細(xì)節(jié)，就能進(jìn)行PCI用戶設(shè)備的設(shè)計(jì)。目前，市場上有一些專用PCI接口芯片，如AMCC公司的S5920(TARGET接口)、S5933(MASTER接口)等。使用這些專用PCI接口芯片，設(shè)計(jì)者只需要使用地址線、數(shù)據(jù)線以及少數(shù)幾個讀寫控制信號，就能實(shí)現(xiàn)PCI總線與PCI用戶設(shè)備之間的連接，類似ISA總線接口那么簡單方便。
隨著FPGA (現(xiàn)場可編程邏輯陣列請介紹一下Flash的全面管理問題。) 技術(shù)的快速發(fā)展，萬門以上乃至幾十萬門邏輯陣列的使用越來越普遍，F(xiàn)PGA的單片價格也大幅度下降。與專用PCI接口芯片相似，很多FPGA制造商都提供了PCI接口宏核邏輯(PCI MegaCore)。設(shè)計(jì)者可以將PCI用戶邏輯與PCI MegaCore集成在一片F(xiàn)PGA里，并且可以在頂層通過仿真來驗(yàn)證PCI接口以及用戶邏輯設(shè)計(jì)的正確與否，這樣可以大幅度提高調(diào)試速度，縮短開發(fā)周期，提高電路板的集成度和系統(tǒng)的性能。
ALTERA公司提供了多種不同功能的PCI MegaCore，例如：pci _a(帶有DMA的32位MASTER/TARGET接口)，pci_mt64(支持64位的MASTER/TARGET接口)，pci_mt32(32位的MASTER/TARGET接口)，pci_t64(支持64位的TARGET接口)，pci_t32(32位的TARGET接口)等。不同的PCI MegaCore占用的資源是不同的，設(shè)計(jì)者可以根據(jù)PCI用戶設(shè)備的需求來選擇。
本文將介紹ALTERA公司提供的簡單的32位PCI TARGET接口宏核邏輯pci_t32。重點(diǎn)介紹利用pci_t32進(jìn)行PCI接口設(shè)計(jì)的方法及應(yīng)用注意事項(xiàng)，并給出具體設(shè)計(jì)實(shí)例。其它PCI MegaCore的設(shè)計(jì)方法與此相類似。本文不介紹有關(guān)PCI規(guī)范的細(xì)節(jié)內(nèi)容。

用戶設(shè)備側(cè)地址/數(shù)據(jù)/命令/字節(jié)使能模塊，接收和輸出用戶側(cè)的所有地址/數(shù)據(jù)/命令/字節(jié)使能等信號。
Pci_t32內(nèi)部功能模塊及周邊信號如圖1所示。

左側(cè)PCI信號是符合PCI規(guī)范的標(biāo)準(zhǔn)信號，在這里不多加解釋。下面重點(diǎn)介紹右側(cè)用戶邏輯接口local信號：
L_aci 31 0 ，local側(cè)地址、數(shù)據(jù)輸入信號。
L_cbeni 3 0 ，local側(cè)命令、字節(jié)使能輸入信號，位定義及時序符合PCI規(guī)范。
L_dato 31 0 ，local側(cè)數(shù)據(jù)輸出信號。
L_adro 31 0 ，local側(cè)地址輸出信號。
L_beno 30 ，local側(cè)字節(jié)使能輸出信號，位定義及時序符合PCI規(guī)范。
L_cmdo30，local側(cè)命令輸出信號，位定義及時序符合PCI規(guī)范。
Lt_rdyn,local側(cè)目標(biāo)設(shè)備準(zhǔn)備好信號(target ready),對pci_t32是輸入信號。
Lt_discn,local側(cè)目標(biāo)設(shè)備通過置低該信號請求pci_t32向PCI 側(cè)主設(shè)備發(fā)出斷開連接信號(disconnect request),對pci_t32是輸入信號。
Lt_abortn,local側(cè)目標(biāo)設(shè)備通過置低該信號來請求pci_t32向PCI 側(cè)主設(shè)備發(fā)出放棄操作信號，對pci_t32是輸入信號。
Lt_irqn,local側(cè)目標(biāo)設(shè)備中斷請求信號，對pci_t32是輸入信號。
Lt_framen,PCI主設(shè)備通過pci_t32讀寫local側(cè)目標(biāo)設(shè)備時，pci_t32置低該信號(輸出信號).
Lt_ackn,當(dāng)為目標(biāo)寫操作時，PCI_t32置低該信號（輸出信號），表示數(shù)據(jù)有效；當(dāng)為目標(biāo)讀操作時，PCI_t32置低該信號(輸出信號)，表示已準(zhǔn)備好讀數(shù)。
Lt_dxfrn，輸出信號，表示local 目標(biāo)設(shè)備數(shù)據(jù)傳輸成功。
Lt_tsr 11 0，輸出信號，控制local目標(biāo)設(shè)備狀態(tài)寄存器。
Cmd_reg 5 0，配置命令寄存器輸出信號。Bit0,I/O操作使能；bit1，Memory操作使能；bit2，保留；bit3，memory寫無效使能；bit4，奇偶校驗(yàn)出錯響應(yīng)使能；bit5，系統(tǒng)出錯響應(yīng)使能。
Stat_reg 5 0 ，配置狀態(tài)寄存器輸出信號。

時序分析及用戶邏輯設(shè)計(jì)要點(diǎn)：pci主設(shè)備在第2個clk給出要寫的目標(biāo)地址ad 31 0 和Memory寫命令cben 3 0 =7，pci_t32在第3個clk向用戶設(shè)備給出寫目標(biāo)地址l_adro 31 0 和Memory寫命令l_cmdo 3 0 =7。用戶設(shè)備要對l_cmdo 3 0 譯碼來判斷是何種操作，對l_adro 31 0 譯碼來選擇目標(biāo)地址。在lt_framen輸出為低的下個時鐘周期，若用戶設(shè)備邏輯準(zhǔn)備好接收pci_32t寫的數(shù)據(jù)，可以置低lt_rdyn。若用戶邏輯沒有準(zhǔn)備好，可以延遲置低lt_rdyn來產(chǎn)生延時等待周期。當(dāng)lt_dxfrn輸出為低電平時(第7個clk)，pci_t32已經(jīng)將輸出的有效數(shù)據(jù)放在l_dato 31 0 上，pci用戶設(shè)備必須在第8個clk的上升沿將l_dato 31 0 輸出的數(shù)據(jù)D0鎖存至目標(biāo)地址l_adro 31 0 ，用戶設(shè)備邏輯可以用第8個clk的上升沿來作為鎖存器的鎖存時鐘，用lt_dxfrn作為鎖存器的鎖存使能信號(/Latch Enable)或存儲單元的寫使能信號(/Write Enable)。

在寄存器組里還有一些簡單的選通、三態(tài)控制等邏輯，此略。L_adro 6 0 譯碼選擇寄存器組里的目標(biāo)寄存器。當(dāng)/WE有效時，l_dato 31 0 上是pci_t32輸出的有效數(shù)據(jù)；當(dāng)/OE有效時，寄存器組必須將要輸出的數(shù)據(jù)放到l_adi 31 0 總線上。
在使用pci_t32時，還有一些值得注意的地方，如下所述：
1 用戶邏輯的時鐘(本系統(tǒng)的寄存器組的時鐘clk)與進(jìn)入pci_t32的時鐘必須是同一個時鐘，并且在定義管腳時應(yīng)選用全局時鐘線(global clock)。這樣，可以保證時鐘的同步，提高系統(tǒng)的性能。
2 從庫中調(diào)出pci_t32.gdf的symbol，在其右上角，可以看到一些默認(rèn)設(shè)置，雙擊這些參數(shù)，可以改變設(shè)置。包括：DEVICE_ID、REVISION_ID、CLASS_CODE、VENDOR_ID、基地址等PCI標(biāo)準(zhǔn)配置寄存器。
3 選擇芯片主要考慮兩個因素：
容量和速度。芯片容量包括片內(nèi)的邏輯單元和可用I/O管腳數(shù)。芯片速度主要由PCI系統(tǒng)工作的時鐘頻率以及用戶邏輯的大小和優(yōu)化程度兩方面決定。
Pci_t32的資源占用較小，在用EPF10K100EFC484-1芯片編譯時，占用62１個LC(Logic Cell)。而PCI宏核pci_a，在用EPF10K100EFC484-1芯片編譯時，占用923個LC。EPF10K100共有約5000個LC。
Altera的FPGA有多種容量和速度級，一般來說，-1速度級的芯片可以滿足66MHz時鐘的PCI時序要求，-2速度級的芯片只能滿足33MHz時鐘的PCI時序要求。
速度和容量是否能滿足用戶的要求，必須要進(jìn)行仿真才能終確定。
現(xiàn)在FPGA的價格日漸下降，大容量的FPGA使用越來越普遍。各家芯片供應(yīng)商都提供了各種 PCI宏核邏輯。設(shè)計(jì)者可以將PCI用戶邏輯與PCI接口宏核邏輯集成在一片F(xiàn)PGA里，在頂層通過仿真來驗(yàn)證PCI接口以及用戶邏輯設(shè)計(jì)的正確與否。這樣，可以大幅度提高調(diào)試速度，縮短開發(fā)周期，提高電路板的集成度和系統(tǒng)性能?？梢钥隙ǖ仡A(yù)言，使用PCI接口宏核邏輯來進(jìn)行PCI接口設(shè)計(jì)是今后設(shè)計(jì)PCI接口的主要方法。PCI接口宏核邏輯將會受到越來越多的設(shè)計(jì)工程師的青睞。

參考文獻(xiàn)
1 ALTERA Device Data book 1999．ALTERA，1999
2 PCI MegaCore Function User Guider，Version 1.0．ALTERA，1999年12月
3 金 革．可編程邏輯陣列FPGA和EPLD．合肥：中國科技大學(xué)出版社，1996

4 PCI datasheet http://m.58mhw.cn/datasheet/PCI_1201469.html.
5 Memory datasheet http://m.58mhw.cn/datasheet/Memory_1082507.html.
6 EPF10K100EFC484-1 datasheet http://m.58mhw.cn/datasheet/EPF10K100EFC484-1_2527956.html.
7 EPF10K100 datasheet http://m.58mhw.cn/datasheet/EPF10K100_300894.html.