內(nèi)容摘要 分析了芯片級測試的特點(diǎn)以及與傳統(tǒng)板級測試區(qū)別，對SOC測試結(jié)構(gòu)的部分測試訪問機(jī)制（TAM）和Wrapper進(jìn)行了詳細(xì)的論述，分析了系統(tǒng)級芯片的測試結(jié)構(gòu)及其優(yōu)化。

　　1 引言

　　片上系統(tǒng)已經(jīng)發(fā)展成為當(dāng)今的一種主流技術(shù)。為了有效地利用設(shè)計(jì)資源，加快上市時間，這種基于核的設(shè)計(jì)將IC設(shè)計(jì)界分成核供應(yīng)商與系統(tǒng)集成商，系統(tǒng)集成商通過購買不同廠商的IP，直接加以整合復(fù)用來降低設(shè)計(jì)與制造成本。但這種設(shè)計(jì)給測試帶來了新的特點(diǎn)與挑戰(zhàn)：①由于各個IP核的測試開發(fā)是由不同的IP廠商提供的，因此需要用于傳遞核測試信息的測試語言以及用于測試訪問的核測試環(huán)結(jié)構(gòu)的標(biāo)準(zhǔn)制定（IEEEP1500標(biāo)準(zhǔn)）；②由于核是深深地嵌入到系統(tǒng)中的，而測試是在SOC的管腳進(jìn)行的，因此需要一個從核的端口到芯片I/O的測試通道，這也是SOC測試結(jié)構(gòu)研究的焦點(diǎn)；③SOC級測試優(yōu)化問題。

　　2 板級測試與芯片級測試

　　在傳統(tǒng)的板級測試中，一般IC都已由其廠商測試過，因此系統(tǒng)集成商主要進(jìn)行的是互連測試。其中有效的方法之一就是邊界掃描測試，即IEEE1149.1。為了解決板級的互連測試，邊界掃描測試需要加額外的邏輯電路。它的每個邊界掃描單元是加在引腳處的移位寄存器。把所有數(shù)字邊界掃描單元串接起來就構(gòu)成了一個可以串行移位的邊界掃描鏈。這個鏈在TAP（測試存取口）控制器的控制下工作，完成互連及其他測試。而對于系統(tǒng)芯片，IP核供應(yīng)商只是對其進(jìn)行過功能測試，沒有經(jīng)過生產(chǎn)測過，只有當(dāng)整個芯片集成后才進(jìn)行生產(chǎn)測試，對于系統(tǒng)集成商來說，互連測試與核內(nèi)部測試就顯得同等重要了。但I(xiàn)P核是內(nèi)嵌在芯片內(nèi)的，因此，以何種方式將預(yù)先存在的測試程序裝載進(jìn)去，即SOC測試訪問機(jī)制(TAM)，就成為芯片級測試的關(guān)鍵。根據(jù)芯片級測試這些特點(diǎn)，提出了一種有效的模塊化測試方法。

　　3 模塊化測試結(jié)構(gòu)

　　模塊化測試指的是把IP核隔離和分組，訪問被隔離的各個IP核，然后進(jìn)行測試數(shù)據(jù)傳送的過程。模塊化測試的測試訪問結(jié)構(gòu)一般有激勵源、響應(yīng)分析器、測試環(huán)以及測試訪問機(jī)制，其中測試環(huán)用來隔離IP核，而TAM用來在測試激勵源和響應(yīng)分析器之間傳送測試激勵與響應(yīng)。因此，在芯片級測試中，測試環(huán)以及測試訪問機(jī)制的設(shè)計(jì)及優(yōu)化占有非常重要的地位。

　　3.1 測試環(huán)及其優(yōu)化

　　SOC的測試環(huán)是核和TAM之間的接口，它不僅為核提供了恰當(dāng)?shù)臏y試訪問通路以加載測試激勵和獲取測試響應(yīng)，同時還保證了核與核之間的測試隔離。測試環(huán)還為芯片提供在正常的功能模式、核掃描測試模式、核測試復(fù)位模式以及核與核之間的互連測試模式之間進(jìn)行切換的能力。目前國際上對測試環(huán)己經(jīng)進(jìn)行了深入的研究。TestShell以及TestCollar是兩種典型的測試環(huán)的實(shí)現(xiàn)。它們也是實(shí)現(xiàn)TestRail和TestBus兩種TAM結(jié)構(gòu)的基礎(chǔ)[1,2]。

　　IEEE1500工作組自1997年就致力于嵌入式核測試標(biāo)準(zhǔn)的制定，P1500的工作主要在兩個方面[3,4]：用于傳遞核測試信息的測試語言以及用于測試訪問的核測試環(huán)結(jié)構(gòu)的標(biāo)準(zhǔn)制定。核測試語言是一種為實(shí)現(xiàn)IP核復(fù)用開發(fā)的用來表示與測試相關(guān)信息的語言，核提供者通過核測試語言直接向核使用者提供測試相關(guān)信息。P1500測試環(huán)主要有三個組成部分：測試環(huán)單元、測試環(huán)指令寄存器（WIR）以及一位旁路寄存器。給出的是一種帶有兩條平行掃描鏈的核。這種結(jié)構(gòu)可以包含任何DFT/BIST，也可以僅有功能測試的向量。該核還具有邊界掃描型的環(huán)繞寄存器，可以通過串行數(shù)據(jù)輸入STPi（輸出STPo）訪問，或者通過并行數(shù)據(jù)輸入MTPi[0:2]（輸出MTPo[0:2]）訪問。a[0:4]與z[0:2]為功能數(shù)據(jù)輸入和輸出。sc為測試模式下的動態(tài)掃描允許信號，wc[5:0]為測試環(huán)控制信號，它一般由芯片級測試控制器給出。

　　測試環(huán)優(yōu)化主要通過一種掃描鏈的平衡設(shè)計(jì)來實(shí)現(xiàn)，使每條掃描鏈經(jīng)過的寄存器的位數(shù)盡可能相等，目前已成為測試環(huán)優(yōu)化的研究焦點(diǎn)。設(shè)si為該測試環(huán)的長掃描輸入鏈的長度；so為該測試環(huán)的長掃描輸出鏈的長度；p為測試圖形的數(shù)量，則該核的測試時間
　　因此，只有同時下降si和so，即掃描輸入輸出鏈要盡量平衡，T才會下降。就是掃描鏈平衡前后的兩種測試核結(jié)構(gòu)。Design_Wrapper算法[5]是實(shí)現(xiàn)測試環(huán)優(yōu)化的一種有效方法，它是基于bestfitdecreasing啟發(fā)式算法，該算法主要有三個部分組成：①分割內(nèi)部掃描鏈，使測試環(huán)長的掃描鏈的長度；②按①創(chuàng)建的掃描鏈方法給該掃描鏈分配功能輸入單元；③按①創(chuàng)建的掃描鏈方法給該掃描鏈分配功能輸入輸出單元，其①部分的算法描述如下 將內(nèi)部掃描鏈長度按降序排列
　　For每個內(nèi)部掃描鏈L
　　{
　　Find長度的測試環(huán)掃描鏈，記為Smax
　　Find長度的測試環(huán)掃描鏈，記為Smin
　　把內(nèi)部掃描鏈L分配給測試環(huán)掃描鏈S，使得{length(Smax)–(length(S)+length(L))}為
　　If不存在這樣的測試環(huán)掃描鏈S
　　把L分配給Smin
　　}
　　實(shí)驗(yàn)結(jié)果表明，該算法可以較好的實(shí)現(xiàn)掃描鏈的平衡，優(yōu)化效果良好。
　　3.2 測試訪問機(jī)制及其優(yōu)化

　　TAM是SOC測試結(jié)構(gòu)的部分?，F(xiàn)在的兩種可行的TAM結(jié)構(gòu)為測試總線和測試干線，它們都是基于三種基本結(jié)構(gòu)：多路技術(shù)結(jié)構(gòu)、菊花鏈結(jié)構(gòu)和分配結(jié)構(gòu)[6]。

　　測試總線結(jié)構(gòu)是多路技術(shù)結(jié)構(gòu)與分配結(jié)構(gòu)的結(jié)合，單根測試總線在本質(zhì)上等同于多路技術(shù)結(jié)構(gòu)，每根測試總線在同一個時刻只能訪問一個核。因此，連在同一根測試總線上的核只能按順序測試。它還具有分配結(jié)構(gòu)的性質(zhì)，可允許多根測試總線獨(dú)立操作。但它同時存在多路選擇技術(shù)的缺點(diǎn)，不能同時訪問測試環(huán)，因此，核的外部測試變得很困難或者不可能實(shí)現(xiàn)。

　　測試干線結(jié)構(gòu)是菊花鏈和分配結(jié)構(gòu)的結(jié)合，單根測試干線在本質(zhì)上等同于菊花鏈結(jié)構(gòu)，連在同一根測試干線上的核可以同時測試也可以按順序測試，它也同時具有分配結(jié)構(gòu)的性質(zhì)，允許多根測試總線獨(dú)立操作，這種結(jié)構(gòu)也支持并行與串行兩種測試調(diào)度。 在TAM結(jié)構(gòu)中，固定寬度TAM是指將分配到TAM上的核與該TAM上的所有線相連；可調(diào)寬度的TAM指將該TAM看成一個可分的整體，該核只連接該TAM線的一部分。給出了三種TAM結(jié)構(gòu)。

　　由于TAM在測試結(jié)構(gòu)中的重要地位，TAM的優(yōu)化就顯得尤其重要。目前SOC測試結(jié)構(gòu)優(yōu)化算法大多都是基于固定寬度測試總線結(jié)構(gòu)以及假定核的掃描鏈?zhǔn)枪潭ǖ?。利用整?shù)線性規(guī)劃（ILP）的規(guī)劃能力和遺傳算法的空間搜索能力都是優(yōu)化TAM的有效方法[7,8]。對于可調(diào)寬度的多路結(jié)構(gòu)以及固定寬度的TestRail結(jié)構(gòu)的優(yōu)化，一般也都是基于啟發(fā)式的算法。

　　由于TAM與測試環(huán)有著緊密的聯(lián)系，就有必要對測試環(huán)和TAM進(jìn)行共同優(yōu)化，優(yōu)化前，需要將問題一般化為PNPAW[5]，即①確定SOC的TAM數(shù)；②在指定TAM數(shù)的條件下，確定每條TAM的寬度；③將核分配給各個TAM；④對每個核進(jìn)行測試環(huán)設(shè)計(jì)，使SOC測試時間。盡管已經(jīng)證明這些都是NP-hard問題，但I(xiàn)LP和窮舉法以及運(yùn)用有效的啟發(fā)式算法都能達(dá)到共同優(yōu)化的目的，取得一定的效果。

　　4 結(jié)束語
　　Wrapper，TAM以及測試集成的優(yōu)化問題是芯片級測試的問題，設(shè)計(jì)合理與否直接影響著系統(tǒng)集成商硬件成本的花費(fèi)、ATE的測試時間以及測試數(shù)據(jù)量。但目前SOC設(shè)計(jì)和測試都還處在起步階段，還有許多工作要做，如SOC可測性設(shè)計(jì)，也是解決芯片級測試的有效手段。