A/D轉(zhuǎn)換設(shè)計(jì)中的噪聲有三個(gè)量化噪聲、ADC自身產(chǎn)生的噪聲以及源于轉(zhuǎn)換器周?chē)娐吩O(shè)計(jì)與布局方法的噪聲。前兩種噪聲主要取決于在設(shè)計(jì)中選擇的 ADC 器件。第三種噪聲則主要是設(shè)計(jì)能力的反映，特別是時(shí)鐘電路。時(shí)鐘信號(hào)上無(wú)用的時(shí)基抖動(dòng)、時(shí)鐘線的錯(cuò)誤設(shè)計(jì)以及時(shí)鐘線布線錯(cuò)誤等，都可以使噪聲耦合到模擬信號(hào)轉(zhuǎn)換過(guò)程中。

需要無(wú)時(shí)基抖動(dòng)的時(shí)鐘
時(shí)基抖動(dòng)是描述在一個(gè)波形里各個(gè)周期間的差異，ADC 采樣時(shí)鐘里的時(shí)基抖動(dòng)會(huì)增加噪聲。實(shí)際上，在對(duì)高頻輸入信號(hào)進(jìn)行數(shù)字化處理時(shí)，時(shí)基抖動(dòng)是主要的噪聲源。這是因?yàn)?，ADC 時(shí)鐘里的抖動(dòng)會(huì)引起信號(hào)采樣時(shí)間的變化，從而導(dǎo)致采樣信號(hào)的輸出也發(fā)生變化。例如，如果打算在波形每個(gè)周期的同一點(diǎn)上進(jìn)行采樣，但由于時(shí)基抖動(dòng)的原因，采樣電平可能會(huì)在 1.14V~1.15V 之間變化，大約 10mV 的范圍。這就意味著在 ADC 的輸出端有 10 mV 的噪聲。對(duì)一個(gè) 6 或 8 位的轉(zhuǎn)換器來(lái)說(shuō)這可能不算什么問(wèn)題，但對(duì)更高轉(zhuǎn)換器的影響就不可忽視了。
在系統(tǒng)信噪比不下降的情況下，時(shí)基抖動(dòng)容錯(cuò)率由 ADC 和輸入信號(hào)頻率決定。允許時(shí)基抖動(dòng)的公式是：
tj=1/(2(n+1)×P×fin) (1)
其中，n是 ADC 的，fin是輸入信號(hào)的頻率。大多數(shù)設(shè)計(jì)者在這個(gè)公式中用2n作系數(shù)，但這僅將噪聲限制在一個(gè)LSB。使用 2(n+1) 作系數(shù)可以將噪聲限制在1/2 LSB，這實(shí)際上意味著無(wú)噪聲。注意：ADC 的采樣率和輸入信號(hào)的幅度都沒(méi)有出現(xiàn)在這個(gè)公式中。
為了對(duì)設(shè)計(jì)進(jìn)行的評(píng)估，輸入信號(hào)必須是穩(wěn)定的，這意味著按公式(1)的定義，輸入信號(hào)應(yīng)該是單頻率、無(wú)抖動(dòng)的。然而，即使是的信號(hào)發(fā)生器發(fā)出的信號(hào)也會(huì)在一片 ADC 產(chǎn)生的電平上存在諧波和噪聲成份。因此，為了保證給 ADC 送入的是單一頻率信號(hào)，使用了一個(gè)具有窄阻帶衰減的窄帶帶通濾波器。衰減要求為 20 log 2n，其中n為 ADC 的或位數(shù)。
在評(píng)估設(shè)計(jì)時(shí)，合理的布局設(shè)計(jì)可以將噪聲降到程度，特別是對(duì)高于 8 位的轉(zhuǎn)換器。圖 1a 表示的是在不降低系統(tǒng)信噪比情況下，三種 ADC 的輸入頻率和與允許時(shí)基抖動(dòng)的關(guān)系圖，這三種 ADC 分別是：8 位、200MSPS 轉(zhuǎn)換器；10 位、80MSPS 轉(zhuǎn)換器；12 位、66MSPS 轉(zhuǎn)換器。圖 1b 與 1a 相同，但縱坐標(biāo)被展寬了。從圖 1b 可以看出，在高輸入頻率和高條件下，似乎不可能消除引發(fā)噪聲的時(shí)基抖動(dòng)。但是，小心地選擇時(shí)鐘源以及連接到 ADC 的方式，適當(dāng)?shù)刈⒁庠O(shè)計(jì)與布局，都可以實(shí)現(xiàn)采集系統(tǒng)整體性能的化。
在設(shè)計(jì)時(shí)鐘電路時(shí)，使用 RC 時(shí)基電路和邏輯門(mén)通常不是一個(gè)好辦法，至少對(duì)高速 ADC 是這樣。原因是這些時(shí)基電路有太多的抖動(dòng)誤差。對(duì)于低速轉(zhuǎn)換系統(tǒng)，特別是轉(zhuǎn)換直流信號(hào)的系統(tǒng)，只有當(dāng)轉(zhuǎn)換速率明顯低于邏輯門(mén)的速率時(shí)，才可以使用它們。
用分頻器建立時(shí)鐘也不是一個(gè)好的選擇，因?yàn)榉诸l器也同簡(jiǎn)單的邏輯門(mén)一樣有抖動(dòng)問(wèn)題，而且在時(shí)鐘設(shè)計(jì)中級(jí)聯(lián)的個(gè)數(shù)越多，意味著抖動(dòng)誤差也越多。PLL 產(chǎn)生抖動(dòng)的缺陷是顯而易見(jiàn)的，所以也不是一個(gè)好的時(shí)鐘設(shè)計(jì)選擇。
圖 2 顯示了一種低抖動(dòng)時(shí)鐘源的設(shè)計(jì)方案。電路使用了ADC08200 評(píng)估板(ADC08200 是8 位、200MHz ADC)。ADC08200 需要一個(gè) TTL 電平的時(shí)鐘，但很難找到帶 TTL 輸出的極高頻晶振。然而 Pletronics和其它一些晶振制造廠在有足夠訂單時(shí)能夠生產(chǎn)這種晶振。另外對(duì)這個(gè)設(shè)計(jì)，還可以找到 NTE65(NTE 電子公司生產(chǎn))的代用品，但對(duì)本電路來(lái)說(shuō)，這些產(chǎn)品可能沒(méi)有足夠的增益。
降低時(shí)鐘噪聲
不僅不良的時(shí)鐘設(shè)計(jì)會(huì)成為時(shí)基抖動(dòng)的來(lái)源，時(shí)鐘線布線或接地不良，以及能量與其它信號(hào)源的耦合等都會(huì)造成時(shí)基抖動(dòng)。為了減少潛在的時(shí)鐘噪聲，就要使進(jìn)入 ADC 的時(shí)鐘走線越短越好。理想狀態(tài)下，應(yīng)該將時(shí)鐘源緊靠 ADC。在 FR4 基質(zhì)的電路板上，傳播速率的典型值大約 為6ps/mm。
在許多時(shí)鐘終端方法中，時(shí)鐘源的串聯(lián)終端法是簡(jiǎn)單的。當(dāng)時(shí)鐘線特性阻抗為 100ohm，而驅(qū)動(dòng)器為 50ohm 時(shí)，需要在驅(qū)動(dòng)器處串聯(lián)一個(gè) 50ohm 的終端器，以使整體阻抗保持在100 ohm。
如果還有噪聲問(wèn)題，那么就應(yīng)該使用一個(gè)交流終端。交流終端是一個(gè)串聯(lián)在時(shí)鐘線與地之間的 RC 電路，它應(yīng)該盡可能地靠近 ADC 的時(shí)鐘引腳。交流終端中的電阻值等于時(shí)鐘線的特性阻抗，電容值按如下方法確定：電容值與時(shí)鐘信號(hào)上升時(shí)間的乘積要大于該線上往返延遲時(shí)間(round trip delay)的兩倍。
還要特別注意時(shí)鐘信號(hào)的布線。不要沿著其它信號(hào)線布放時(shí)鐘線，那樣會(huì)造成相互的干擾。例如，不要把時(shí)鐘線布得太靠近其它高速數(shù)字源，因?yàn)樗鼈儠?huì)造成時(shí)鐘線上的抖動(dòng)。也不要把時(shí)鐘線布在其它模擬區(qū)，那樣將會(huì)增加其它模擬區(qū)的噪聲。
以上方法的目的就是在合理的范圍內(nèi)，盡量縮短時(shí)鐘線的長(zhǎng)度，既讓它們遠(yuǎn)離低電平的模擬區(qū)，也遠(yuǎn)離高電平的數(shù)字區(qū)。
還有一種好的設(shè)計(jì)方法是在時(shí)鐘線兩邊布上防護(hù)線(guard trace)。這就象在線外包了一層屏蔽層，還可以更好地控制阻抗。使用防護(hù)線不會(huì)把噪聲與地隔絕開(kāi)，但可以幫助將地層的噪聲影響降到程度。只要時(shí)鐘線在驅(qū)動(dòng)某個(gè)固定阻抗，則線上就有電流，也就有地層噪聲?？傊挥觅M(fèi)太多精力去隔絕地層噪聲，而是嘗試去減少它在地層的影響。
以上這種時(shí)鐘設(shè)計(jì)對(duì)改善數(shù)據(jù)采集設(shè)計(jì)的 SNR 性能大有幫助?！?