從幾何描述提取電路信息的方式稱作電路提取或Circuit Extraction，電路提取軟件將集成電路的幾何定義文件擴(kuò)展為一層一層的幾何圖形和其布局的描述，經(jīng)過對此描述的掃描可找出所有晶體管和電路的連接。電路提取程序的結(jié)果是一個(gè)網(wǎng)表。網(wǎng)表是一組語句，用這些語句來定義電路的元件（如晶體管或門）和它們的連接。單獨(dú)的晶體管則只列出與其相連的節(jié)點(diǎn)。更重要的是，通過這樣提取的電路還可與設(shè)計(jì)者原始設(shè)計(jì)的電路進(jìn)行比較，以發(fā)現(xiàn)不同之點(diǎn)，一旦有差異存在，就必定存在著錯(cuò)誤。這種比較叫LVS設(shè)計(jì)驗(yàn)證。

電路提取除了可提供電路連接的詳細(xì)情況外，還可用來計(jì)算版圖面積和每個(gè)電路層上電路各個(gè)節(jié)點(diǎn)的參數(shù)。這些版圖面積和參數(shù)可用來對有效器件的寄生電容和電阻進(jìn)行準(zhǔn)確的計(jì)算。在此之前，設(shè)計(jì)者對大多數(shù)電路寄生參數(shù)只可作一些估測，而有了這樣的電容和電阻的提取，就可對電路作的模擬以保證其性。因此，電路提取對于現(xiàn)代集成電路的設(shè)計(jì)是一項(xiàng)必不可少的設(shè)計(jì)驗(yàn)證工具。做LVS的步驟如下：

(1) 寫gds（參照ERC）；

(2) 寫CDL，在ICfb窗口點(diǎn)擊File->Export->CDL,則彈出CDL Out Run Form窗口；（各項(xiàng)設(shè)置參照插圖）

(3) 打開runsets目錄下的ERC文件，在INDISK項(xiàng)中輸入CDL文件所在目錄，在PRIMARY項(xiàng)中輸入需要檢查的文件名，然后存盤退出(:wq) ；

(4) 進(jìn)入LVS目錄，鍵入以下命令（注意大小寫）

LOGLVS

htv

case

cir ../cdl/block.cdl

con block

sum

exit

PDRACULA

/g ../runsets/c32044.lvs

/f

jxrun.com

與ERC相同，完成后結(jié)果將會(huì)將會(huì)輸出到LVS文件中指定的PRINTFILE中，檢查方法如下：

在Virtuoso Edit窗口菜單中點(diǎn)擊Tools->Inquery啟動(dòng)圖形界面。繼續(xù)點(diǎn)擊此窗口中的LVS->Setup，即彈出LVS Setup窗口。（各項(xiàng)設(shè)置參照插圖）

鍵入Path后點(diǎn)擊 OK ，即彈出

DLW

View LVS

Reference Windows

三個(gè)查錯(cuò)窗口

打開出錯(cuò)輸出文件，下面就會(huì)出現(xiàn)這樣一個(gè)網(wǎng)表：

上圖為LVS出錯(cuò)輸出文件一部分，冒號(hào)左邊為邏輯圖上對應(yīng)的節(jié)點(diǎn)，冒號(hào)右邊為版圖上對應(yīng)的節(jié)點(diǎn)。

以DISCREPANCY 145為例，意思是說這二個(gè)管子不匹配，像這種錯(cuò)誤一般比較嚴(yán)重，很可能是漏標(biāo)線或者標(biāo)錯(cuò)線，更有可能是某兩根線短接引起的，建議先做ERC，這種錯(cuò)誤如果查完了很可能會(huì)減少很多錯(cuò)誤，先查這種錯(cuò)誤可以事半功倍。

以DISCREPANCY 143為例，意思是說邏輯圖上這個(gè)N管源、柵、漏分別對應(yīng)的是k40，k66，net1126，而版圖上則是 ?a1，k66，?55，這種錯(cuò)誤，一般先查 ?55，查錯(cuò)方法為在View LVS窗口Name一欄中鍵入錯(cuò)誤代號(hào)，即 ?55，點(diǎn)擊 Fit ，錯(cuò)誤的地方即會(huì)顯示在版圖上，也可在Number一欄中輸入DISCREPACY的號(hào)碼，即143 Fit ，在此項(xiàng)的錯(cuò)誤會(huì)全部顯示在版圖上。

有時(shí)錯(cuò)誤指出的范圍比較大，這種情況很可能是以下錯(cuò)誤：

（1） 沒有標(biāo)注線名

（2） 連線懸空

（3） 連線短接

如果出現(xiàn)這些錯(cuò)誤，與此相連的所有器件都將報(bào)錯(cuò)，所以連線很重要，連線時(shí)一定要仔細(xì)。

Cursou Pick 鍵在版圖查錯(cuò)時(shí)也很有用，點(diǎn)擊此鍵，再點(diǎn)擊版圖上的任意節(jié)點(diǎn)，此節(jié)點(diǎn)的名稱就會(huì)顯示在，如某一器件的所有節(jié)點(diǎn)都知道了，你就能知道這個(gè)器件是否接對了。如果不能確定是版圖錯(cuò)還是邏輯圖錯(cuò)，那也沒關(guān)系，只要在上一步驟完成后點(diǎn)擊Select net/device name:窗口中的節(jié)點(diǎn)名或錯(cuò)誤代號(hào) OK ，再點(diǎn)擊Name下方的Add鍵，錯(cuò)誤就會(huì)在邏輯圖上同時(shí)亮出。這樣，查錯(cuò)就方便了許多。

如果LVS文件顯示所有器件全部對上了，則驗(yàn)證工作到此結(jié)束。

本文主要介紹了版圖設(shè)計(jì)和驗(yàn)證方面的內(nèi)容，包括IC版圖輸入，設(shè)計(jì)規(guī)則檢查，電器規(guī)則檢查，版圖和電路交互驗(yàn)證。