正交檢波中濾波器的優(yōu)化設(shè)計(jì)

朱明振
(西安電子科技大學(xué)電子所 陜西西安(710071)

為同時(shí)獲得接收信號(hào)的幅值和相位信息，需要使用正交檢波技術(shù)。模擬系統(tǒng)的設(shè)計(jì)較為簡(jiǎn)單，成本低，但差，可靠性不高，正交兩路的器件和電路特性不能完全一致，能獲得的鏡頻抑制比一般只有20～30dB，遠(yuǎn)不能滿足現(xiàn)代雷達(dá)對(duì)正交采樣系統(tǒng)的性能要求。使用中頻采樣正交檢波就成為必然的選擇。

中頻采樣正交檢波的原理如圖1所示，載頻為人的信號(hào)經(jīng)采樣率為人的ADC采樣后，進(jìn)行數(shù)字混頻，再經(jīng)過(guò)低通濾波器濾除鏡頻分量，就得到了原信號(hào)的包絡(luò)。

混頻過(guò)程可以用二選一和求負(fù)電路代替，大大降低了乘積混頻實(shí)現(xiàn)的復(fù)雜度。

2 濾波器的優(yōu)化設(shè)計(jì)

下面討論濾波器的優(yōu)化設(shè)計(jì)。

設(shè)低通濾波器h(n)為N個(gè)系數(shù)，他的直接實(shí)現(xiàn)需要N個(gè)乘法器和N-1個(gè)加法器。線性相位FIR濾波器的系數(shù)是對(duì)稱的，根據(jù)這個(gè)特點(diǎn)，改變?yōu)V波器的結(jié)構(gòu)，可以使乘法器的個(gè)數(shù)減半。

這時(shí)，兩路濾波器的系數(shù)個(gè)數(shù)均變?yōu)樵瓉?lái)的一半，濾波器的實(shí)現(xiàn)復(fù)雜度也變?yōu)樵蜑V波器的一半。

現(xiàn)在，為了進(jìn)一步優(yōu)化濾波器的實(shí)現(xiàn)，把濾波器變成他的轉(zhuǎn)置結(jié)構(gòu)?？梢宰⒁獾揭粋€(gè)事實(shí)：輸入信號(hào)先與多個(gè)系數(shù)相乘后再延時(shí)相加。在FPGA中，乘法一般要分解為加法完成，如果系數(shù)有公因子，則可以將公因子部分的乘法合并以充分使用FPGA內(nèi)的邏輯資源。在濾波器的設(shè)計(jì)中只使用加法器和觸發(fā)器，并且使加法器的數(shù)目少，被稱為簡(jiǎn)化加法器圖技術(shù)。

加法器的簡(jiǎn)化步驟為：

(1)去掉系數(shù)的符號(hào)，因?yàn)樨?fù)號(hào)可以用減法來(lái)實(shí)現(xiàn)。
(2)寫出所有系數(shù)的CSD編碼。編碼中的非零元
素個(gè)數(shù)表明了實(shí)現(xiàn)該系數(shù)乘法的復(fù)雜度，這可以作為后續(xù)優(yōu)化工作的一個(gè)參考，防止逆向"優(yōu)化"的發(fā)生。
(3)去掉系數(shù)中2'形式的因子，這是因?yàn)閿?shù)據(jù)移位不需要運(yùn)算單元。
(4)將剩余的系數(shù)分解因子，作為濾波器級(jí)數(shù)的參考。
(5)實(shí)現(xiàn)一個(gè)加法器可以實(shí)現(xiàn)的因子。
(6)對(duì)剩余的系數(shù)進(jìn)行直觀判斷，由成本、值的系數(shù)出發(fā)，依靠加法器的串并聯(lián)構(gòu)造大的系數(shù)。

3.舉例和結(jié)果

實(shí)現(xiàn)8階對(duì)稱系數(shù)濾波器需要4個(gè)乘法器和7個(gè)加法器，一個(gè)N位通用乘法器如果使用快速陣列乘法形式，需要N一1個(gè)加法器構(gòu)成，不必考慮這種沒(méi)有對(duì)常系數(shù)進(jìn)行優(yōu)化的情況。假設(shè)乘法結(jié)構(gòu)已經(jīng)針對(duì)常系數(shù)這個(gè)特點(diǎn)進(jìn)行了優(yōu)化，4個(gè)乘法器只使用了8個(gè)加法器完成，則整個(gè)濾波器共需17個(gè)加法器，若采用全流水技術(shù)提高數(shù)據(jù)吞吐率，每個(gè)加法層次為一個(gè)流水級(jí)，則濾波器為6級(jí)流水，共需27個(gè)寄存器。使用多相濾波和簡(jiǎn)化加法器圖技術(shù)后，終優(yōu)化后的濾波器實(shí)現(xiàn)只需要8個(gè)加法器，4級(jí)流水，16個(gè)寄存器，同時(shí)需要處理的數(shù)據(jù)速率只是低通濾波法的一半。

在這個(gè)例子中，只有系數(shù)45和756適用簡(jiǎn)化加法器圖技術(shù)。如果濾波器的階數(shù)較高，系數(shù)間能公用因子的概率也更大。一般而言，對(duì)于10階以上的濾波器，簡(jiǎn)化加法圖技術(shù)能夠節(jié)省至少一半數(shù)量的加法器。

與對(duì)稱系數(shù)簡(jiǎn)化濾波器結(jié)構(gòu)的實(shí)現(xiàn)相比，本文提出的濾波器設(shè)計(jì)方法可以在數(shù)據(jù)處理能力加倍的情況下，使用的資源大大減少。對(duì)于內(nèi)部沒(méi)有集成硬件乘法器的FPGA，這種設(shè)計(jì)方法是有吸引力的。