文將深入探討有關FPGA芯片的電源管理問題，并以便攜式電子產品作為實例進行深入的分析。討論范圍包括：為便攜式系統(tǒng)的FPGA芯片提供供電所面對的系統(tǒng)方面的問題；內核電壓單調上升的問題；如何利用電壓調節(jié)技術及為FPGA芯片提供背部襯底偏壓(back body biasing)以提升效率。
無論是網(wǎng)絡設備、通信設備、工業(yè)系統(tǒng)還是汽車電子系統(tǒng)，都普遍采用現(xiàn)場可編程門陣列(FPGA)芯片。因為FPGA芯片在實際應用中具有高度的靈活性，同時還具有可重新配置的特點，因此成為上述各種電子產品所不可缺少的基本元件。近，F(xiàn)PGA芯片的應用范圍進一步擴大，甚至廣泛應用到各種電子消費產品中，例如機頂盒、DVD錄像機及電子游戲機。預計FPGA芯片的應用范圍會進一步擴大，相信在定位系統(tǒng)、醫(yī)療設備、測量儀表以及便攜式設備中的應用會有進一步的增長。
為何設計便攜式及手持電子產品的工程師紛紛改用FPGA芯片？原因是多方面的，例如工藝技術不斷改善、芯片的功耗及成本也大幅降低、體積越趨小型化。然而，便攜式電子產品若采用FPGA芯片，電源管理便會成為系統(tǒng)方面要面對的一個大問題。

圖1：實現(xiàn)先進的電壓調節(jié)的功能示意圖。
不同系統(tǒng)對電源供應有不同的要求，明白這一點極為重要，因為供電的輸入電壓、復雜的啟動情況、瞬態(tài)響應、供電的順序等問題必須解決。FPGA芯片需要多個不同的供電電壓，例如內核電壓(0.9V至2.5V)、I/O電壓(2.5V至3.3V)以及專為輔助電路提供供電的低噪音、低紋波電壓(典型2.5V或3.3V)。此外，若FPGA芯片的供電來自電池，系統(tǒng)效率及電池壽命的問題便變得極為重要。
FPGA電源管理挑戰(zhàn)
無論采用什么類型的FPGA芯片，終的系統(tǒng)決定了將面臨怎樣的電源挑戰(zhàn)。例如，可以接收衛(wèi)星廣播的DVD錄像機除了必須為FPGA供電外，還需另外提供數(shù)十組其它電壓。對于這樣的系統(tǒng)而言，電源器的體積及效率不是重要的考慮因素，重要的是必須降低成本。但對于以電池供電的系統(tǒng)來說，效率必然重于一切。
便攜式電子產品使用中以及進入待機狀態(tài)的效率非常重要，因為效率會直接影響電池壽命及工作時間的長短。以采用電池供電的系統(tǒng)為例，輸入電壓一般介于1.8V至5.5V之間。這類產品大多采用兩枚AA電池或1枚鋰電池作為電源，而這些電池的電壓大部分介于3V至4.2V之間。一般工作電流不會超過1.5A，大部分系統(tǒng)所需的電流都不會超過600mA。盡管對于采用哪種降壓轉換器解決方案為FPGA供電有一套一般性的指導原則，但便攜式電子產品有它的獨特要求，即使處于待機狀態(tài)，效率也必須維持在較高的水平，以便延長電池壽命。
對于便攜式系統(tǒng)來說，同步降壓DC/DC轉換器是FPGA芯片的理想供電方案，而且即使負載電流較低效率也非常理想。但一般的DC/DC轉換器有一個缺點，例如負載較小時，效率便會大受影響。同步降壓DC/DC轉換器的優(yōu)點是，即使負載處于“滿功率”狀態(tài)或工作完全停止，對效率也不會產生什么大的影響，因為轉換器的功能可以關掉。由于FPGA芯片設有通電待機狀態(tài)，在為處于待機狀態(tài)的FPGA芯片供電時，轉換器會繼續(xù)工作在開關頻率，產生無謂的功耗。便攜式系統(tǒng)采用的轉換器必須增加跳脈沖(pulse-skipping)或脈沖頻率調制(PFM)模式，以便在待機狀態(tài)時可以改用這個模式。
典型的固定頻率同步降壓轉換器工作在連續(xù)導通模式下，其工作頻率會固定不變，但若采用PFM模式工作，轉換器便有較大的靈活性，例如負載電流降低時，便可改用可變頻率、固定開啟時間的工作方式，采用不連續(xù)模式工作，以減低開關損耗。
這類轉換器內置比較器，可以固定頻率(fPFM)對輸出電壓(VO)采樣，然后將這個輸出電壓與參考電壓(VREF)加以比較，若輸出電壓低于參考電壓，轉換器便會利用脈寬調制(PWM)模式產生固定開啟時間的脈沖，為輸出電容器進行充電。
轉換器會繼續(xù)以PFM模式工作，直至輸出電流超過某一閾值為止，達到這個閾值后，轉換器便會重新采用PWM模式工作。負載較小時，采用PFM模式工作有兩大優(yōu)點：首先，采用PFM模式時，大量內部電路都已被關閉，因此DC/DC轉換器的供電電流會大幅下降；另外，由于有需要時才進行開關工作，因此輸出級的開關損耗可以降至。

圖2：該電路可以產生負電壓，以便為FPGA提供反向偏壓。
設計FPGA供電系統(tǒng)的工程師應該審慎挑選電源管理集成電路，以確保無論在滿載還是負載極小的情況下，系統(tǒng)仍可維持高效率工作。此外，芯片的靜態(tài)電流也必須足夠低，以確保采用待機模式時，功耗可以。
內核電壓單調上升
系統(tǒng)關閉后，部分FPGA、ASIC內核，甚至處理器都會保持較低的電壓，這導致產生預偏壓條件，在這種預偏壓條件下，功率轉換器在啟動時便進入這個電壓。預偏壓的出現(xiàn)會令轉換器在啟動時出現(xiàn)不期望的電壓變化，而電壓轉換器并不能處理這種負載情況。存在于轉換器內的現(xiàn)有電壓會導致降低啟動時的輸出電壓，對轉換器來說，這是尤其不利的影響。供電電壓必須逐漸地穩(wěn)定上升，直至升到其額定值才穩(wěn)定下來，我們稱這種上升的方式為電壓單調上升。若要確保FPGA內部單元能按照恰當?shù)姆绞絾?，供電電壓必須以單調的方式上升。由于這些內部的單元在電壓上升期間內啟動，因此電源供應系統(tǒng)面對的“負載”并非恒定不變。正因如此，所選用的轉換器無論處于穩(wěn)定狀態(tài)還是電壓上升階段，都必須能夠調節(jié)其輸出電壓。
目前有兩種方法可以確保電壓能夠單調上升。其中一個方法是提高轉換器的電容，高至足以在輸出端保留足夠的電荷，令輸出電壓不會在啟動時下跌。若采用這個方法，便需要添加額外的大容量電容器，這樣會加大電路板體積，也會增加系統(tǒng)成本。另一個方法是關閉同步轉換器的低端MOSFET，然后在高端MOSFET關閉時監(jiān)控開關節(jié)點的電壓。轉換器會一直處于預偏壓狀態(tài)，直至經(jīng)過一輪檢測，發(fā)現(xiàn)開關節(jié)點(位于輸出電感與兩個MOSFET的連接點)的電壓在高端MOSFET的整個關閉時段內都低于0V為止。低端MOSFET必須在這個情況出現(xiàn)之后，才可開始進行開關切換。
調節(jié)電壓以提高效率
FPGA基本上屬于CMOS芯片，其特點是可以隨著工藝技術的改良而越趨小型化。由于FPGA的半導體工藝已經(jīng)降低到90nm以下，而工作頻率則不斷上升，因此動態(tài)及靜態(tài)功率的大小便顯得越來越重要。當前FPGA設計實現(xiàn)的方法因為受其設計所限，難以減小動態(tài)或靜態(tài)功率，雖然理論上有這個可能性。
動態(tài)功率可以利用以下公式計算出來，公式中的N是指FPGA的開關活動、C為電容、f為頻率，而VDD則指供電電壓：

靜態(tài)或漏電功耗由三種漏電流造成：即次閾值漏電流(Isub)、漏極-基底結(drain-body junction)的漏電流(Ij)以及源極-基底之間的漏電流(Ib)。靜態(tài)功耗可以利用以下公式計算出來：

公式中的Vbs是指基底偏壓。
便攜式電源系統(tǒng)要求外型小而電池壽命較長，因此單靠提升電池的功率密度或改善供電效率肯定無法滿足這兩個要求。對于這類系統(tǒng)來說，“動態(tài)或自適應電壓調節(jié)”及“反向偏壓”是降低處理器功率所不可缺少的技術，其背后的基本理論可由以上的公式派生出來。若要降低處理器的動態(tài)功耗，我們不但要盡量降低時鐘頻率，而且還要將某一時鐘頻率所需的內核供電電壓盡量調低。這種開環(huán)技術稱為動態(tài)電壓調節(jié)(DVS)技術，而自適應電壓調節(jié)(AVS)技術則屬于閉環(huán)控制技術，其性能比DVS技術有大幅的改善。AVS技術可為不同工藝及溫度所產生的影響提供補償，而且無需像DVS需要的頻率/供電電壓對照表，簡化電壓調節(jié)方法。FPGA或數(shù)字處理器采用的硬件性能監(jiān)控電路可以通過已成為業(yè)界開放標準的PowerWise接口(PWI)與功率控制器建立聯(lián)系。而且無論在任何頻率下，都可利用低至無法再低的供電電壓工作。
若要將圖2所示的電路添加反向偏壓電路，可將-0.8V至-1.5V的電壓輸入芯片的基底，這樣可提高芯片的電壓閾值，以及降低次閾值漏電，達到降低靜態(tài)功耗的目的。
作者：Tushar Dhayagude
行銷經(jīng)理
美國國家半導體電源管理產品部