?。校茫停叮常惺牵拢鹿静捎锚毺仉pＤＡＣ共線結(jié)構(gòu)生產(chǎn)的超低失真２０位精密ＤＡＣ芯片。該結(jié)構(gòu)可消除有害的數(shù)模感應(yīng)干擾誤差和其它雙極性零點附近的非線性，因此，ＰＣＭ６３Ｐ的噪聲非常低ＳＮＲ為１１６ｄＢ同時具有１６倍的過采樣率和快速建立時間電流輸出２ｍＡ階躍時為２００ｎｓ　。下面是ＰＣＭ６３Ｐ的主要特點：

　　●是一種共線的２０位音頻ＤＡＣ；

　　●可近于理想地在低電平工作；

　　●輸出無數(shù)模感應(yīng)干擾；

　　●可快速（２００ｎｓ）電流輸出（±２ｍｓ）；

　　●帶有工業(yè)標(biāo)準(zhǔn)的串行輸入接口；

　　●超低失真，－９６ｄＢ（無外部調(diào)整）；

　　●帶有基準(zhǔn)源；

　　●ＳＮＲ為１１６ｄＢ（按加權(quán)方式計算）；

　　●具有１６倍過采樣能力。

　　2 結(jié)構(gòu)功能

　　圖１所示是ＰＣＭ６３Ｐ數(shù)模轉(zhuǎn)換芯片的內(nèi)部結(jié)構(gòu)框圖。圖２則給出了其引腳排列，各管腳的功能說明如下：

　?。郑粒ǎ材_）：＋５Ｖ模擬電源；

　?。茫粒校ǎ衬_）：基準(zhǔn)去耦電容接入端；

　?。茫粒校ǎ茨_）：失調(diào)去耦電容端；

　?。拢校希ǎ的_）：雙極性偏置電流輸出端口，典型偏置電流輸出為＋２ｍＡ；

　?。桑希眨裕ǎ赌_）：ＤＡＣ電流輸出；

　　ＡＣＯＭ（７腳）：模擬公共端；

　?。遥疲保ǎ鼓_）： 反饋接入端；

　?。遥疲玻ǎ保澳_）： 該腳與９腳之間在芯片內(nèi)部接有１．５ｋΩ反饋電阻以用于外部反饋；

　　－ＶＤ（１１腳）：－５Ｖ?jǐn)?shù)字電源；

　?。模茫希停ǎ保材_）：數(shù)字公共端；

　?。郑模ǎ保衬_）：＋５Ｖ?jǐn)?shù)字電源；

　?。茫蹋耍ǎ保改_）：ＤＡＣ數(shù)據(jù)時鐘輸入；

　?。蹋牛ǎ玻澳_）：ＤＡＣ數(shù)據(jù)鎖存允許；

　?。模粒裕粒ǎ玻蹦_）：ＤＡＣ數(shù)據(jù)輸出；

　?。眨拢?Ａｄｊ（２３腳）：選擇高ＤＡＣ位２調(diào)整（－４．２９Ｖ）；

　?。蹋拢?Ａｄｊ（２４腳）：選擇低ＤＡＣ位２調(diào)整（－４．２９Ｖ）；

　　ＶＰＯＴ（２５腳）： 位調(diào)整基準(zhǔn)電壓抽頭（－３．２５Ｖ）；

　?。郑粒ǎ玻改_）：－５Ｖ模擬電源；

　?。危茫ㄆ渌嚎漳_。

　　3 工作原理

　　3.1 雙ＤＡＣ共線結(jié)構(gòu)

　　ＰＣＭ６３Ｐ采用的是新型設(shè)計。它把傳統(tǒng)ＤＡＣ的優(yōu)點（良好的滿量程性能、高信噪比和使用方便）和的低電平性能結(jié)合起來。其內(nèi)部的兩個ＤＡＣ以互補的方式組合起來，可以產(chǎn)生良好的線性輸出。這兩個ＤＡＣ共享基準(zhǔn)源和Ｒ——２Ｒ階梯網(wǎng)絡(luò)，從而保證了在所有條件下的完全跟蹤。它們通過交換ＤＡＣ的個別位和激光校準(zhǔn)的精密電阻來使ＤＡＣ之間達(dá)到高匹配。

　?。校茫停叮常胁捎玫倪@種新的互補線性結(jié)構(gòu)也稱雙ＤＡＣ共線結(jié)構(gòu)，該結(jié)構(gòu)可在兩個方向上以小的階躍離開零點，從而避免了任何誤操作或“大”的線性誤差，同時可提供一個電流輸出。ＰＣＭ６３Ｐ的低電平性能確保了它的２０位，尤其是在臨界的雙極性零點附近。

　　3.2　動態(tài)指標(biāo)

　　ＰＣＭ６３Ｐ的一個重要動態(tài)指標(biāo)就是總諧波失真＋噪聲（ＴＨＤ＋Ｎ）ＰＣＭ６３Ｐ以８倍４４．１ｋＨｚ的標(biāo)準(zhǔn)音頻采樣頻率讀入數(shù)字?jǐn)?shù)據(jù)，從而實現(xiàn)９９１Ｈｚ的正弦波輸出。其音頻轉(zhuǎn)換的動態(tài)范圍可看作是相對于０ｄＢ的－６０ｄＢ有效輸出信號電平下的ＴＨＤ＋Ｎ的測量值。在－９０ｄＢ輸出電平上，ＰＣＭ６３Ｐ對理想信號的偏差一般少于±０．３ｄＢ。這些性能體現(xiàn)了ＰＣＭ６３Ｐ共線ＤＡＣ電路在低噪聲和雙極零點附近接近理想的性能。 

　　4 PCM63P的應(yīng)用

　　4.1 數(shù)字輸入

　?。校茫停叮常心軌蚪邮张cＴＴＬ兼容的邏輯電平。在輸入線上，采用差動電流模式的邏輯輸入結(jié)構(gòu)改善了ＰＣＭ６３Ｐ的抗噪聲干擾能力。ＰＣＭ６３Ｐ的數(shù)據(jù)形式采用的是二進(jìn)制補碼形式，是有效位在前的串行數(shù)據(jù)流。位串中的任何數(shù)字都可以在２０位數(shù)據(jù)前加載，因為在ＬＥ（寄存器使能信號）變低后，只有在它之前的２０位數(shù)據(jù)才能轉(zhuǎn)移到并行ＤＡＣ寄存器中。

　　在ＰＣＭ６３Ｐ芯片中，ＤＡＣ的串行數(shù)據(jù)輸入位都在時鐘ＣＬＫ的上升沿觸發(fā)，ＤＡＣ的串行到并行數(shù)據(jù)的轉(zhuǎn)換是在使能信號ＬＥ的下降沿進(jìn)行的。其轉(zhuǎn)換時序圖如圖３所示。ＰＣＭ６３Ｐ的典型時鐘速率為１６．９ＭＨｚ。

　　4.2 電源與濾波電容

　　采用內(nèi)部反饋電阻的ＰＣＭ６３Ｐ應(yīng)用電路連接圖見圖４所示，它采用電壓輸出模式。如果不用反饋電阻，ＰＣＭ６３Ｐ的９、１０腳應(yīng)當(dāng)懸空。ＰＣＭ６３Ｐ采用±５Ｖ電源，兩個正電源應(yīng)接于同一點，負(fù)電源亦應(yīng)如此。同時應(yīng)在每個電源引腳處加去耦電容，以使電源干擾抑制。兩個公共點都應(yīng)連到模擬電平面并應(yīng)盡可能靠近芯片。

　　實際上，圖４電路對去耦電容并沒有特別的要求，對偏置去耦電容的大小要求也不嚴(yán)格，但采用較大值的電容會有更好的ＳＮＲ性能。另外，電路中的所有電容都應(yīng)盡可能接近芯片引腳以減小從周圍電路中感應(yīng)到的噪聲。