半導體工業(yè)目前正處在一個的變革時期。無節(jié)制地追隨摩爾定律的步伐已經帶來了一些物理與經濟方面的挑戰(zhàn)，而且這些挑戰(zhàn)常常似乎是難以克服的。硅工藝線寬(甚至這些連線之間的間隔)都已經小于光刻用的光波長。此外，一旦完成光刻，材料問題和電氣特性也可能會戲劇性地改變芯片的性能和可靠性。

因此，許多設計團隊質疑這一先進技術是否物有所值也就不足為怪了。目前，在半導體制造這一新的領域里，設計團隊將比過去有更大的機會來影響半導體制造的成本和成功。

設計團隊通常將主要的精力集中在芯片的出帶上，亦即利用一個已經過仿真和驗證的數(shù)據(jù)庫來滿足某一設計特定的時序和功耗指標。傳統(tǒng)上，完成芯片設計的出帶工作一直是設計團隊開發(fā)IC產品的努力終點。但對于130nm及其以下工藝來說，這樣做是不夠的?，F(xiàn)在一個給定設計的特性可能會戲劇性地影響芯片的可制造性和良品率。在芯片能夠批量上市之前，它首先必須能以可接受的良品率進行制造。傳統(tǒng)的出帶時間再加上這個良品率時間才是真正的產品上市時間。

其結果是，采用先進工藝的設計團隊應該自問一下兩個問題：我的芯片具有可制造性嗎？如果是，它能夠以可接受的良品率進行生產嗎？

從以往經驗看，設計團隊并不能輕松回答這二個問題。面對功耗、測試和時序問題挑戰(zhàn)的設計師沒有時間、精力或愿望來成為制造方面的。而且，如果制造商試圖通過改變數(shù)據(jù)庫post-GDSII確認步驟來管理良品率，那么芯片很可能達不到期望的性能指標。對許多產品來說，設計團隊和制造團隊擅長的是不同領域的技術，他們是在為不同的公司工作。因此可以說，他們之間存在著一堵隔離墻。

對于設計團隊來說，雖然跨過這堵墻來考慮工藝效應幾乎是一件不可能完成的任務，但事實上在芯片設計復雜度的演變過程中，的確還存在著另外一條解決渠道。

在上世紀80年代末期，一個芯片設計包含大約兩萬個門。在芯片設計交付ASIC供應商物理實現(xiàn)前，當時的設計團隊一般都采用邏輯綜合工具來確認一個寄存器傳輸級(RTL)數(shù)據(jù)庫。這可以帶給我們一個能滿足設計期望值的芯片。隨后在90年代，情況開始有所改變。由于門的數(shù)量接近百萬門，在整個芯片時序中互連時延成為一個關鍵因素。簽字確認RTL數(shù)據(jù)庫的設計團隊發(fā)現(xiàn)從ASIC制造商處取回芯片的時延越來越長，而且即便這樣，這些芯片也可能不能正常工作。為了解決這些問題，越來越多的設計團隊開始自己進行物理實現(xiàn)，通常是采用EDA供應商提供的一整套全新的物理綜合工具。

與此類似的是，隨著硅制造效應越來越嚴重地影響設計的成功，設計團隊開始向EDA供應商尋求能在設計流程中“嵌入”制造和良品率效應的工具。當然，為了提供這些解決方案，EDA供應商必須與制造商及設備公司建立合作伙伴關系。

本文將討論EDA方法的一些典型實例，它們彌合設計與制造之間的縫隙。采用這些方法，設計和制造團隊能夠減少設計數(shù)據(jù)量和掩模成本、改善設計性能、允許更高效的化學和機械拋光(CMP)、并終提高良品率。

實例1：在設計流程中考慮CMP

CMP技術成為制造工藝的一個標準組成部分已經有好幾代了，它可以用來保持蝕刻后的表面平整。這種平整技術起初是增加產量的一種手段。

不過，在今天看來，CMP可能會帶來良品率方面的挑戰(zhàn)。當處理不同的互連和電介質材料時，要得到一個均勻的CMP結果是非常困難的。許多制造商開始插入偽金屬填充物，它們是由芯片空閑區(qū)域中的片狀材料組成的。

金屬填充物會影響芯片的時序、信號完整性甚至功能。即使平整化也要求偽片狀材料置于靠近功能部件的地方。這樣做會引起功能導線間的信號耦合，從而形成額外的寄生效應。片狀材料的存在還會改變電容效應。如果沒有片狀材料的糾正措施，CMP凹化將改變導線阻抗，而且厚度的變化也會影響信號的寄生效應。

在布局與布線或出帶期間，設計團隊可以用插入金屬填充物的方法來控制CMP對產量和性能的影響，接著就可完成寄生效應的抽取。采用這種方法后，設計團隊在制造前就能進行充分考慮這些效應的設計。新思公司的Astro布局與布線工具和Hercules DRC工具支持金屬填充物插入，Star-RCXT工具支持偽片狀材料的寄生效應抽取。

實例2：基于良品率的版圖

130nm工藝時的銅特性和蝕刻效應會引起許多有關過孔和線結構的功能性問題，不過，這些問題可以借助基于良品率的版圖來解決。

130nm是代“深亞波長”工藝，它的線寬和間距都要比商用蝕刻工具的波長小。亞波長蝕刻的挑戰(zhàn)之一是線與線靠得太近，從而影響到彼此的可印刷性。通過創(chuàng)建“”和“推薦”間距的布線規(guī)則可以解決這一問題。這種基于良品率的布線要求走線分離得盡可能遠些，同時又不會影響整體面積。

與前幾代工藝采用的鋁互連相比，先進的銅互連具有不同的可靠性能。銅互連會產生由許多原因引起的空隙，但熱循環(huán)會使這些空隙遷移到過孔的底部，從而使過孔成為引發(fā)良品率和可靠性問題的首要因素。

這個問題同樣可以基于良品率的版圖來解決。設計師應該盡可能在同一層上走線以避免不必要的過孔。然而，當過孔必需時，具備良品率意識的布局與布線工具能夠插入一些冗余的孔，即在只需要一個過孔時放置兩個或三個過孔。這些額外的過孔能改進成功接觸的統(tǒng)計概率，因而可以在設計進入生產階段之前就提高良品率。

目前像新思Astro這樣的先進布局布線工具已經考慮到這些效應，并支持導線擴展和冗余過孔的插入。使用這些具有良品率意識的布局布線工具，設計團隊可以大大改進設計性能和良品率。

實例3：利用普通的OPC技術降低掩模成本

在130nm工藝節(jié)點，為一個IC開發(fā)的掩模上的近70%地方要使用光學逼近糾正法(OPC)。這些小OPC特性主要用于“校正”硅圖像，使它能更好地匹配原始設計版圖的意圖。新思的OPC工具Proteus采用一個特定的“容差”提供這些特性，該“容差”定義了圖像與版圖間的差別。

現(xiàn)在的標準做法是在整個芯片層上應用相同容差的OPC。出帶團隊一般將這個容差設置為值，以便創(chuàng)建接近的硅圖像。不過，并不是指定層上的每個形狀都要求做這種全面的校正。例如，寬線的印刷效果就要比臨界的MOSFET好得多。通常，OPC工具不具備區(qū)別這些特性的知識。結果引起寬基OPC應用的文件大小可能呈指數(shù)級增長。在所示的例子中，文件超過了原始文件大小的5倍，因此會增加相應的掩模成本。

不過，如果設計意圖能夠用來創(chuàng)建OPC應用中的容差裕量，即用戶能夠完成“節(jié)儉的”O(jiān)PC，那么應用少量的OPC就能滿足蝕刻目標要求。利用“設計意圖”，OPC應用設計小組可以判定臨界尺寸大小有可能影響芯片性能的功能部件，在本例中是門電路。在這些功能部件上，OPC被調整到性能。這樣可以顯著減小文件規(guī)模和掩模數(shù)量。在圖5b中，OPC增加的文件只比原始文件大15%，因此芯片性能不會受到很大影響。

除了使用OPC技術來降低掩模成本外，該“設計裕量”方法也能用來為單元和芯片版圖創(chuàng)建改進的設計規(guī)則集，從而把龜裂變形降到，并定義更有價值的掩模檢查標準。

本文結論

上述例子僅僅是新思公司為改進良品率所提出的眾多技術解決方案中的幾個范例。堅持采用以設計為導向的方法進行生產，許多困擾半導體工業(yè)的良品率和制造問題甚至可以在它們發(fā)生前就能解決。

如果一開始就采用這些方法，設計團隊不僅可以為目前項目的成功做好準備，還能為未來的設計打下堅實基礎。展望90nm和65nm工藝節(jié)點，這些以設計為導向的方法只會變得更加重要。更窄的線寬和更密的間距會產生一系列機械應力、信號完整性、光掩模和蝕刻挑戰(zhàn)，要想克服這些挑戰(zhàn)就必須采用高度智能化的設計。

幸運的是，業(yè)界已經在為這些極具挑戰(zhàn)性的工藝節(jié)點做準備。機會與變化相伴而來，而正在進行的創(chuàng)新性工作就是要充分利用這些機會。