關(guān)鍵詞：AD6620 中頻數(shù)字化 直擴(kuò)數(shù)字接收機(jī)

軟件無(wú)線電的思想就是將寬帶A/D盡可能地靠近射頻天線以便將接收到的模擬信號(hào)盡可能早地?cái)?shù)字化，盡量在統(tǒng)一的硬件平臺(tái)上通過(guò)不同的軟件來(lái)實(shí)現(xiàn)無(wú)線電臺(tái)的各種功能。直接在射頻端實(shí)現(xiàn)信號(hào)的數(shù)字化，現(xiàn)在的器件根本無(wú)法滿足后續(xù)處理要求，特別是對(duì)于直接序列擴(kuò)頻數(shù)字接收機(jī)。目前一般采用中頻數(shù)字化方案，后端的中頻數(shù)字信號(hào)處理單元采用可重構(gòu)性的器件完成信號(hào)的處理，系統(tǒng)保留了軟件無(wú)線電接收機(jī)的通用、靈活、開(kāi)放等優(yōu)點(diǎn)。

    AD6620是美國(guó)AD公司近推出的一種數(shù)字接收信號(hào)處理芯片，功能強(qiáng)大，特別適合于高速信號(hào)數(shù)字下變頻的實(shí)現(xiàn)。

1 AD6620芯片

AD6620主要有如下特征：16位線性比特補(bǔ)碼輸入（另加3bit指數(shù)輸入）；單信道實(shí)數(shù)輸入模式輸入數(shù)據(jù)速率高達(dá)67MSPS，雙信道實(shí)數(shù)輸入模式與單信道復(fù)數(shù)輸入模式輸入數(shù)據(jù)速率高達(dá)33.5MSPS；具有可編程抽取FIR濾波器與增益控制，抽取率在2～16384之間可編程；輸出具有并行、串行兩種輸出模式，并行模式為16比特補(bǔ)碼輸出。

AD6620的原理框圖如圖1所示。內(nèi)部信號(hào)處理單元由四個(gè)串聯(lián)單元組成，分別為：頻率變換單元、二階固定系數(shù)梳狀濾波抽取濾波器（CIC2）單元、五階固定系數(shù)梳狀濾波抽取濾波器（CIC5）單元和一個(gè)系數(shù)可編程的RAM系數(shù)抽取濾波器（RCF）單元。

1.1 頻率變換器

頻率變換器的作用是實(shí)現(xiàn)數(shù)字下變頻（DDC），頻率變換器由兩個(gè)16bit乘法器和32bit的數(shù)控振頻器（NCO）組成，數(shù)控振蕩器產(chǎn)生的本振信號(hào)頻率分辨率可達(dá)fSAMP/2 32，可產(chǎn)生（-fSAMP/2～+fSAMP/2）的本振信號(hào)。NCO利用數(shù)字頻率合成器（DDS），由頻率控制字寄存器、相位控制字寄存器、相位累加器和正弦查找表組成，可以靈活地控制本振信號(hào)的振蕩頻率和初始相位。

為了提高NCO的雜散性能，AD6620提供了相位抖動(dòng)與幅度抖動(dòng)選項(xiàng)。

1.2 CIC2抽取濾波器

CIC2濾波器是一個(gè)固定系數(shù)抽取濾波器，輸入數(shù)據(jù)速率為67MHz。抽取率的取值范圍為1～16的整數(shù)。當(dāng)系統(tǒng)時(shí)鐘fCLK是輸入數(shù)據(jù)速率的兩倍或更多倍時(shí)，可以通過(guò)設(shè)置屏蔽此工作模塊，否則只能設(shè)置為2。

1.3 CIC5抽取濾波器

CIC5是一個(gè)5階固定參數(shù)抽取濾波器，它的濾波特性曲線比CIC2的更為陡峭。CIC5抽取濾波器的抽取率可以取1～32范圍的任何整數(shù)值。當(dāng)抽取率為1時(shí)，CIC5被屏蔽。

    1.4 RAM的系數(shù)濾波器

RAM系數(shù)濾波器是AD6620中一個(gè)信號(hào)處理功能模塊，它是一個(gè)積和形式的、系數(shù)可編程的濾波器，簡(jiǎn)化框圖如圖2所示。

數(shù)據(jù)存儲(chǔ)器I-RAM、Q-RAM存儲(chǔ)了256個(gè)有CIC5濾波器輸出的復(fù)數(shù)位采樣值，數(shù)據(jù)位寬度為20Bit。在同一個(gè)時(shí)鐘周期，I路和Q路可以使用相同的系數(shù)作為濾波器系數(shù)進(jìn)行計(jì)算，也可以選用不同的系數(shù)進(jìn)行計(jì)算。I、Q路累加器輸出數(shù)據(jù)位寬為23bit。取抽率可以取1～256的整數(shù)值。

2 AD6620工作參數(shù)的配置

AD6620的初始化可以由外部控制單元通過(guò)AD6620的微處理器接口進(jìn)行，完成工作模式、NCO參數(shù)、濾波器參數(shù)等的設(shè)置。外部控制單元還可以通過(guò)微處理器接口對(duì)AD6620內(nèi)部寄存器進(jìn)行動(dòng)態(tài)的讀寫，實(shí)現(xiàn)對(duì)AD6620的動(dòng)態(tài)實(shí)時(shí)控制。外控制單元根據(jù)AD6620的輸出結(jié)果，通過(guò)對(duì)AD6620進(jìn)行動(dòng)態(tài)的控制，完成輸入輸出信號(hào)幅度、NCO頻率與相位的調(diào)整，實(shí)現(xiàn)載波同步以及自動(dòng)增益控制。

    AD6620的微處理器接口有兩種模式：MODE0與MODE1，二者可以通過(guò)mode的管腳進(jìn)行選擇。在MODE0模式下對(duì)內(nèi)部寄存器進(jìn)行寫操作工作時(shí)序如圖3所示。當(dāng)一個(gè)寫操作執(zhí)行時(shí)，RDY在WR和CS變低后立即變低，直到寫數(shù)據(jù)完成后的個(gè)時(shí)鐘的上升沿再變高。在寫完一個(gè)數(shù)據(jù)后，CS必須變高后，才能進(jìn)行下一個(gè)數(shù)據(jù)的寫操作。在MODE1模式下對(duì)內(nèi)部寄存器進(jìn)行寫操作工作時(shí)序如圖4所示。R/W和DS變低后，開(kāi)始執(zhí)行一個(gè)寫操作時(shí)，DTACK在數(shù)據(jù)已經(jīng)被鎖存后立即變低，直到DS信號(hào)變高后DTACK才變高，完成一個(gè)寫操作。

初始化時(shí)如果外部控制單元控制的時(shí)鐘比AD6620的主時(shí)鐘低，則對(duì)時(shí)序的要求較低，外部控制單元與AD6620的主時(shí)間并不要求同步。如外部控制單元選擇的工作時(shí)鐘比AD6620的主時(shí)鐘高，則對(duì)時(shí)序的要求很高，必須注意二者的同步關(guān)系，或者外部控制單元進(jìn)行操作時(shí)要插入一些等待周期。

3 具體應(yīng)用分析

在某型號(hào)的通信與定位系統(tǒng)中，選用AD6620與FPGA構(gòu)建了直擴(kuò)數(shù)字化接收機(jī)的平臺(tái)，其中頻數(shù)字化處理單元的組成框圖如圖5。其中AD6620完成數(shù)字中頻信號(hào)到零中頻的搬移，F(xiàn)PGA完成偽碼的捕獲、跟蹤以及信號(hào)的解調(diào)，F(xiàn)PGA的選可根據(jù)具體需要選擇Xilinx公司的Vertex-E系列芯片。同時(shí)FPGA要根據(jù)AD6620的輸出結(jié)果對(duì)AD6620中數(shù)控振蕩器NCO的載波頻率控制字、相位控制字進(jìn)行修改，實(shí)現(xiàn)載波同步。89C51控制單元完成AD6620的初始化，同時(shí)還可以對(duì)AD6620動(dòng)態(tài)實(shí)時(shí)地進(jìn)行參數(shù)調(diào)整，實(shí)現(xiàn)自動(dòng)增益的控制。

    89C51控制單元的工作時(shí)鐘比AD6620的工作時(shí)鐘要低得多，初始化時(shí)對(duì)二者的時(shí)鐘同步?jīng)]有什么特殊要求。而FPGA內(nèi)部的工作時(shí)鐘要比AD6620的主時(shí)鐘高得多，故在對(duì)AD6620中數(shù)控振蕩器NCO的載波頻率控制字、相位控制字進(jìn)行修改時(shí)，系統(tǒng)在FPGA發(fā)出操作指令后需要插入若干等待周期，以保證二者之間正確的時(shí)序關(guān)系，實(shí)現(xiàn)FPGA對(duì)AD6620內(nèi)部控制字的正確修改。

實(shí)驗(yàn)表明，采用AD6620完成高速數(shù)字直擴(kuò)接收機(jī)的數(shù)字下變頻，可有效地降低設(shè)備的復(fù)雜性、縮短開(kāi)發(fā)周期，提高設(shè)備的穩(wěn)定性、可靠性和靈活性。基于AD6620與FPGA構(gòu)成的中頻數(shù)字化直擴(kuò)接收機(jī)已初步完成了通用數(shù)字化接收機(jī)的功能，為終實(shí)現(xiàn)軟件無(wú)線電奠定了基礎(chǔ)，具有廣闊的應(yīng)用前景。