隨著電子技術的發(fā)展，仿真在電子電路系統(tǒng)中的應用越來越受到人們的普遍關注。目前，可用于電子電路系統(tǒng)的仿真計算的軟件很多，比較常見的有PSPICE、MATLAB等。PSPICE非常適合在電路仿真中應用，它有豐富的電路元件庫。而MATLAB則是一個用于系統(tǒng)仿真的理想軟件。MATLAB是一種面向科學與工程計算的語言，SIMULINK是其提供的一個圖形化仿真環(huán)境，同時也是一個集建模、仿真和分析于一體的工具箱，利用SIMULINK可以方便地對用傳輸函數、微分方程和狀態(tài)方程描述的系統(tǒng)進行建模和仿真。
　　目前，數字信號處理技術在許多通信系統(tǒng)的信息傳輸中得到了越來越廣泛的應用，而在要處理的模擬信號與數字信號處理系統(tǒng)之間需要一個模數轉換界面，把模擬信號轉換成數字信號，以供數字信號處理系統(tǒng)進行信號處理。流水線結構模數轉換器憑借其高速度、高得到了廣泛的應用。本文以1.5位/級10位流水線模數轉換器系統(tǒng)為仿真對象，對其性能進行了仿真。

1.5位/級10位流水線模數轉換器結構分析
　　1.5位/級10位流水線模數轉換器采用了所示的結構，共九級實現10位數字輸出。每級流水線包括子模數轉換器（ADC）、子數模轉換器（DAC）、減法電路和增益電路。輸入的模擬信號經采樣保持（S/H）后送到級，每級子ADC產生兩位數字輸出，同時保持的輸入信號減去由子DAC變換輸出的模擬量，余量被殘差放大器放大2倍后送入下。其中前八級，采用相同的1.5位/級，第九級則是一個標準的2位flash ADC。由九級產生的18位數字量送到數字校正電路，產生10位數字輸出。
　　這種流水線結構的每級應用框圖如所示。為了簡單一些，圖中只畫了單邊結構，實際應用中是采用全差分結構。這里采用了開關電容電路，在兩相不交疊時鐘下工作。在相時鐘其間，輸入信號Vin被加到子ADC上，子ADC有兩個比較電壓，Vref/4，-Vref/4。輸入信號的變化范圍是從-Vref到+Vref（差分結構）。同時，輸入信號Vin也被加到采樣電容Cs和Cf上。在相時鐘結束時，Vin通過Cs和Cf被采樣，并且子ADC的輸出被鎖存。在第二相時鐘時，Cf另一端接到運放的輸出端，形成負反饋。而Cs的另一端則接到DAC的輸出端。通過這個結構在Vo端將產生殘差輸出。子ADC的輸出通過一個模擬多路器來選擇DAC的輸出電壓Vdac。1.5位/級流水線模數轉換器的每級傳輸函數如下。
1.5位/級10位流水線模數轉換器的仿真模型
　　本文建立的10位流水線模數轉換器是由九級級聯(lián)而成的，前8級采用了相同的結構。下面給出了前8級每級的模型以及第九級的模型，如所示。
　　圖(a)中子ADC模塊是對采樣以后的模擬信號與參考電壓進行比較輸出兩位的數字量，同時這兩位的數字量經譯碼器譯碼后送到子DAC，作為子DAC進行數模轉換的依據。子DAC模塊主要是根據子ADC提供的數字量進行模數轉換，輸出一個模擬量送到加法器。圖(b)是一個標準的2位flash結構的模數轉換器，其原理及實現的功能跟上述子ADC基本相同。

1.5位/級10位流水線模數轉換器系統(tǒng)的仿真
　　是1.5位/級10位流水線模數轉換器的九級系統(tǒng)模型，其中上面的前8個框圖結構與中的圖(a)相同，第九個框圖與圖(b)相同。圖中的下半部分為數字校正電路，因為有了這部分數字校正電路，使模數轉換器對子ADC中比較器的要求大大降低，其誤差可以達到±1/2LSB。
 
　　根據建立的1.5位/級10位流水線模數轉換器的九級系統(tǒng)模型，對系統(tǒng)進行了仿真，其仿真結果如所示。這里Vref為1V，(c)是級的殘差輸出，它也代表了每級的傳輸曲線，可以看到模擬結果與式(1)所列的傳輸函數相符合。(e)為10位數字輸出，可以看出它與理想的模數轉換器結果基本符合。圖(f)為三級1.5位/級流水線模數轉換器的數字輸出，通過跟圖(e)比較可以發(fā)現，流水線的級數越多，結果越。通過這些比較可以看出，本文采用的仿真方法可行。
　　還可以改變模型中子模塊的參數，來觀察它對整個系統(tǒng)功能的影響。例如，可以改變增益模塊中的增益值，即給系統(tǒng)添加一個增益誤差，通過模擬可以發(fā)現它使系統(tǒng)的輸出在±1/4Vref處產生誤差，嚴重的甚至產生失碼。同時，子DAC中的參考電壓的變化，以及子ADC中比較器誤差的影響等，都可以通過系統(tǒng)仿真來進行分析。

結 論
　　利用SIMULINK建立了1.5位/級10位流水線模數轉換器的系統(tǒng)模型，對其性能進行了仿真，同時對系統(tǒng)中的某些關鍵參數進行了修改，分析了參數變化對系統(tǒng)的影響。通過前面的一系列模擬分析，可以看出MATLAB為系統(tǒng)設計和分析帶來方便。

參考文獻： 1 Andrew M. Abo and Paul R.Gray. A 1.5-V,10-bit,14.3-MS/s CMOS Pipeline Analog-to-digital Converter [J].IEEE Journal of Solid State Circuits, vol. 34, pp.599-605, May 1999 2 Paul C. Yu and Hae-Seung Lee. A 2.5-V, 12-b, 5-Msample/s Pipelined CMOS ADC [J].IEEE Journal of Solid State Circuits, vol. 31,pp.1854-1861, December 1996 3 Jun Ming and Stephen H. Lewis. An 8-bit 80-Msample/s Pipelined Analog-to-digital Converter With Background Calibration [j].IEEE Journal of Solid State Circuits, vol. 36, pp.1489-1497,October 2001 4 黃忠霖.控制系統(tǒng)MATLAB計算及仿真[M].北京: 國防工業(yè)出版社, 2001