絕緣體硅(SOI)具有比Bulk CMOS更勝一籌的性能和功耗優(yōu)勢，但成本和設(shè)計等方面的問題使其在很大程度上被排斥于ASIC市場之外。不過，IP供應(yīng)商Soisic公司預(yù)言這種狀況將很快發(fā)生改變。 

　　Soisic公司近發(fā)布了業(yè)界首款針對飛思卡爾90nm工藝的客戶自有工具(COT)SOI設(shè)計套件。該套件配有SOI特有的多Vt值標(biāo)準(zhǔn)單元庫、存儲編譯器以及標(biāo)準(zhǔn)I/O，ASIC設(shè)計師現(xiàn)在可以通過使用現(xiàn)有設(shè)計工具和方法，直接融入SOI的設(shè)計潮流中，Soisic公司表示。 

　　Soisic公司在對SOI與CMOS進行比較后認為，SOI的優(yōu)勢非常明顯：其芯片性能可以提升35%，而功耗可以降低50%。但是SOI的晶圓成本卻比CMOS要高20%，并且一個設(shè)計套件無法創(chuàng)建可以選擇代工廠和第三方IP模塊的基礎(chǔ)架構(gòu)。 

　　“這是業(yè)界推出的首款COT SOI設(shè)計套件?！盨oisic執(zhí)行官Eduard Weichselbaumer表示，“以前，設(shè)計師不得不使用專有工具和內(nèi)部方法，他們必須采用IBM或飛思卡爾公司的基礎(chǔ)架構(gòu)，但這是非常困難的?！?nbsp;

　　Semico調(diào)研公司的制造總監(jiān)Dave Cavanaugh指出，目前SOI器件的成本大約是CMOS器件的三倍，而造成高成本的主要原因是設(shè)計問題?！叭绻鸖oisic獲得成功，那么設(shè)計成本就會大幅度降低?！彼f，“在45nm及以下工藝節(jié)點，SOI技術(shù)本身的物理特性將變得極具競爭力?！?nbsp;

　　SOI的物理特性使其贏得了數(shù)家微處理器供應(yīng)商的青睞，其中包括利用SOI開發(fā)單Cell處理器的IBM。目前有許多供應(yīng)商提供SOI制造服務(wù)，包括IBM、索尼、東芝、特許半導(dǎo)體、瑞薩、飛思卡爾、意法半導(dǎo)體、飛利浦和臺積電。 

　　但是SOI要求重新表征單元庫，這很大程度上源于為浮體(floating-body)效應(yīng)建模的難度。采用SOI技術(shù)后，被電氣隔離的晶體管體區(qū)會影響晶體管的閾值電壓。SOI可以提供巨大的性能增益，但也使時序分析變得極為復(fù)雜。 

　　Soisic公司是由來自法國格勒諾布爾市LETI研究中心的SOI們共同組建的新創(chuàng)企業(yè)。該公司表示，借助其新型的設(shè)計套件，設(shè)計師們可以遠離上述煩惱。“我們推出的IP集對那些不太熟悉SOI的設(shè)計師而言是完全透明的。”Weichselbaumer表示。 

　　iSuppli公司分析師Jordan Selburn認為，一些ASIC應(yīng)用肯定會從SOI技術(shù)中獲益。但是他強調(diào)，SOI晶圓的成本一般情況下要比CMOS晶圓高出15%到20%，因此只要CMOS技術(shù)能夠滿足性能和功耗要求，設(shè)計師們?nèi)詴褂肅MOS。 

　　另外，他指出，Soisic的COT設(shè)計套件不能提供通常工程師設(shè)計ASIC時所需要的某些IP，比如處理器內(nèi)核?！拔艺J為他們應(yīng)該追求高性能設(shè)計?！盨elburn表示，“但是我不知道對于從頭開始創(chuàng)建此類芯片的設(shè)計師而言，這一市場究竟有多大？” 

　　絕緣與隔離 

　　SOI使硅片上的晶體管與其下部的塊狀材料絕緣，從而減小了襯底與晶體管源極、溝道和漏極之間的寄生電容。同時它會使位于晶體管活動部分和絕緣層之間的晶體管體區(qū)內(nèi)電荷無法移動，從而引起浮體效應(yīng)。 

　　浮體帶來的好處是能夠影響閾值電壓，充分提升性能。“在開關(guān)瞬間，浮體降低晶體管閾值，”Weichselbaumer說道，“而在穩(wěn)定狀態(tài)，它又使閾值恢復(fù)正常。因此在開關(guān)瞬間會有一個高速驅(qū)動。” 

　　而浮體的負面影響與建模有關(guān)。浮體會產(chǎn)生一種“歷史效應(yīng)”，即柵極的傳輸時延取決于柵極上在此之前發(fā)生的事件。借助靜態(tài)時序分析很難對此效應(yīng)建模，因此設(shè)計師一般都轉(zhuǎn)而采用晶體管級的Spice或快速Spice仿真器。 

　　“會有許多不同的效應(yīng)，設(shè)計師需要將這些效應(yīng)表征到庫中?！盬eichselbaumer表示，“設(shè)計師需要復(fù)雜的Spice模型以及對工藝技術(shù)更深刻的理解。這正是我們的亮點所在。”他透露，Soisic公司的設(shè)計套件采用了一些稱為“秘密調(diào)料”的技術(shù)以使歷史效應(yīng)產(chǎn)生的影響，同時能夠生成時序文件，因此可以使靜態(tài)時序分析器正確地完成建模。 

　　事情至此已經(jīng)幾近完美。但Weichselbaumer承認，目前的靜態(tài)時序分析器仍需要某些保護帶，因此性能會有5%到7%的下降。因為這個原因，Soisic正在與一些主要的EDA供應(yīng)商合作，以提高對歷史效應(yīng)的建模能力。 

　　其它考慮因素 

　　但任何由于建模引起的性能下降必須置于更大的范圍內(nèi)進行討論。Soisic公司堅持認為，由于晶體管性能的改善，SOI性能一般要比Bulk CMOS高25%。但更為重要的是，由于電容、漏電流、供電電壓和單元尺寸的降低，功耗的改善高達50%。 

　　Weichselbaumer表示，SOI的硅片面積可能會減少10%。還有其它一些潛在性的有益邊緣效應(yīng)，如防輻射強度和五倍的軟錯誤抑制。隨著多個90nm SOI的出帶和65nm項目的開展，SOI芯片正在不斷滿足各種期望，Soisic表示。 

　　Soisic目前正在推行EZ-SOI HP-FSC90nm庫，使用對象是那些擁有自己的IC布局布線工具的COT用戶。該庫利用Soisic公司2002年9月發(fā)布的庫表征工具SOI-Xpert創(chuàng)建。但Weichselbaumer卻表示：“沒想到庫表征工具根本沒有市場。” 

　　聲稱獲得廣泛硅驗證的EZ-SOI HP-FSC90nm庫符合飛思卡爾的SOI 90nm設(shè)計規(guī)范要求。其中在三個電壓閾值中出現(xiàn)的標(biāo)準(zhǔn)單元據(jù)稱可以與綜合工具完美結(jié)合，可以產(chǎn)生密集的布局和布線模塊。另外，庫中還包含了在線I/O函數(shù)以及具有可配置尺寸、引腳配置和長寬比的SRAM編譯器。 

　　“他們主要做的就是創(chuàng)造IP，因此那些想用SOI做設(shè)計的人現(xiàn)在就可以展開行動。”Semico公司ASIC和系統(tǒng)級芯片方面的市場分析師Rich Wawrzyniak認為，“越來越多的應(yīng)用可以獲得更好的性能或更低的功耗。隨著應(yīng)用的增加，SOI將變得更有吸引力?！?