視頻信號(hào)經(jīng)過SiI161解碼以及FPGA圖像處理分離出來的三基色RGB數(shù)據(jù)信號(hào)、數(shù)據(jù)使能CSI、移位數(shù)據(jù)時(shí)鐘SC、計(jì)數(shù)時(shí)鐘CC和計(jì)數(shù)使能LC信號(hào)要傳送到后級(jí)灰度調(diào)制系統(tǒng)，作為控制信號(hào)供給后級(jí)驅(qū)動(dòng)芯片HV632使用。信號(hào)的傳輸主要是指主板接口和行、列板接口電路之間的數(shù)據(jù)傳輸。信號(hào)在普通數(shù)據(jù)線傳輸過程中，很容易受到外界信號(hào)的干擾，尤其是三基色RGB數(shù)據(jù)信號(hào)，目前的VGA分辨率系統(tǒng)后級(jí)數(shù)據(jù)時(shí)鐘采用10 MHz，傳輸速度快，這樣的速率在傳輸過程中更容易受到干擾。如果數(shù)據(jù)信號(hào)受到干擾，那么在屏幕顯示的圖像質(zhì)量則會(huì)受到影響。如果后級(jí)驅(qū)動(dòng)芯片的控制信號(hào)受到干擾，那么畫面就會(huì)產(chǎn)生抖動(dòng)，受到的影響就會(huì)更大。考慮到FED以后的分辨率會(huì)增大，那么數(shù)據(jù)傳輸速率會(huì)變得更快，所以在信號(hào)傳輸過程中受到干擾的機(jī)會(huì)就會(huì)越來越大。那么使用LVDS接口來進(jìn)行數(shù)據(jù)傳輸，剛好可以解決信號(hào)傳輸所受到的干擾問題。

2 LVDS接口的原理及特點(diǎn)

2.1 LVDS的工作原理

　　LVDS電路由發(fā)送器和接收器以及終端匹配電阻組成，M1，M2，M3，M4是尺寸、工藝都相同的NMOS管開關(guān)。發(fā)送器的輸出接在阻值為100 Ω的終端電阻上，構(gòu)成回路。驅(qū)動(dòng)器工作時(shí)，NMOS開關(guān)M1和M4以及M2和M3在CMOS信號(hào)的作用下輪流導(dǎo)通和截止，在輸出端產(chǎn)生±3.5 mA的回路電流。絕大部分發(fā)送電流將流經(jīng)100 Ω的終端電阻，并在接收器輸入端產(chǎn)生大約350 mA的壓降。當(dāng)發(fā)送狀態(tài)翻轉(zhuǎn)時(shí)，流經(jīng)電阻的電流方向改變，于是在接收端產(chǎn)生了一個(gè)有效"0"或"1"的邏輯狀態(tài)。從而把一個(gè)CMOS信號(hào)轉(zhuǎn)換成了LVDS信號(hào)。

2.2 LVDS的優(yōu)點(diǎn)

應(yīng)用LVDS具有許多優(yōu)勢(shì)：

　　速率高 在ANSI/EIA/EIA-644定義中的LVDS標(biāo)準(zhǔn)，理論極限速度為1.932 Gb/s，由于LVDS邏輯狀態(tài)間的電壓變化僅為350 mV，因而能非?？斓馗淖儬顟B(tài)。

　　功耗低 隨著工作頻率的增加，LVDS的電源電流仍保持3.5 mA，同時(shí)也限制跳變期間產(chǎn)生的任何尖峰電流。當(dāng)終端匹配電阻為100Ω的時(shí)候，功耗僅為3.5 mA×350 mV=1.225 mW，而且功耗是恒定的，不像CMOS收發(fā)器的動(dòng)態(tài)功耗那樣相對(duì)頻率而上升。

　　噪聲性能好 LVDS輸出的差分信號(hào)固有的優(yōu)點(diǎn)就是噪聲以共模的方式在一對(duì)差分線上耦合出現(xiàn)，并在接收器中相減，從而可消除噪聲，而且由于差分信號(hào)的極性相反，他們對(duì)外輻射的電磁場(chǎng)可以相互抵消，耦合得越緊密，釋放到外界的電磁能量就越少，降低了電磁干擾。

　　具有故障安全(fail-safe)特性確?？煽啃?因?yàn)楹懔黩?qū)動(dòng)解決了損壞問題，所以LVDS發(fā)送器和接收器還能實(shí)現(xiàn)熱拔插[2]。另一特點(diǎn)是接收器的故障保護(hù)功能，LVDS接收器在內(nèi)部提供了可靠性電路，保證在接收器輸入懸空、接收器輸入短路以及接收器輸入處于發(fā)送器三態(tài)輸出或供電終止等情況下輸出可靠，防止產(chǎn)生輸出振蕩。

3 LVDS在FED中的實(shí)現(xiàn)

3.1 LVDS芯片選型

　　LVDS芯片主要有發(fā)送器和接收器兩個(gè)部分，發(fā)送器和接收器主要完成TTL信號(hào)和LVDS信號(hào)之間的轉(zhuǎn)換。在具體的LVDS芯片選型中，采用了美國國家半導(dǎo)體公司的DS90CF383A和DS90CF384A，其中DS90CF383A作為發(fā)送器，DS90CF384A作為接收器。該芯片是用于顯示接口和平板顯示連接的芯片，他可以提供更高的分辨率和更高長的電纜驅(qū)動(dòng)[3]。此芯片采用56腳FSSOP封裝，體積小，工作電壓為+3.3 V，傳輸速度高達(dá)65 Mb/s，完全符合設(shè)計(jì)需要。

DS90CF383A/384A具有以下特點(diǎn)：

　　支持20～65 MHz移位時(shí)鐘；具有節(jié)能模式，功耗小于130 mW；支持VGA，SVGA，XGA和SXGA格式分辨率；高達(dá)1.8 Gb/s的吞吐量；高達(dá)227 MB/s的帶寬；自身鎖相環(huán)無需附加電路；兼容TIA/EIA-644LVDS標(biāo)準(zhǔn)。

　　發(fā)送芯片可以支持24 b的數(shù)據(jù)位傳輸和4位控制信號(hào)在一個(gè)時(shí)鐘周期內(nèi)轉(zhuǎn)換成混合的4組LVDS數(shù)據(jù)流，同時(shí)在第5組LVDS鏈路上將象素移位時(shí)鐘信號(hào)(FP-SHIFT/CK)發(fā)送出去，時(shí)鐘信號(hào)的每個(gè)周期都將對(duì)上述28位數(shù)據(jù)和控制信號(hào)進(jìn)行采樣和發(fā)送。為了方便使用，發(fā)送器可通過一個(gè)專門引腳設(shè)置為上升或者下降沿觸發(fā)。具體連接方式如圖3所示。

3.2 芯片具體應(yīng)用

　　由于DS90CF383A共有28個(gè)信號(hào)輸入，根據(jù)芯片引腳的排布，將TxIN27和TxIN0～TxIN6作為R的8位信號(hào)輸入端；TxIN7～TxIN14作為G的8位信號(hào)輸入端；TxINl5～TxIN22作為B的8位信號(hào)輸入端；剩下4位TxIN23，24，25和26分別作為數(shù)據(jù)使能CSI、移位數(shù)據(jù)時(shí)鐘SC、計(jì)數(shù)時(shí)鐘CC和計(jì)數(shù)使能LC信號(hào)，這4位控制信號(hào)供給后級(jí)灰度調(diào)制系統(tǒng)的HV632芯片工作。TxCLK IN則接40 MHz的時(shí)鐘；VCC端接+5 V，LVDS電源和鎖相環(huán)電源均接+3.3 V；其中模擬地、LVDS地和鎖相環(huán)地分別用磁珠隔開，以減小干擾。

　　芯片的第17引腳R_FB作為觸發(fā)方式選擇，當(dāng)接高電平時(shí)，為上升沿觸發(fā)，當(dāng)接低電平或者懸空的時(shí)候，為下降沿觸發(fā)。本設(shè)計(jì)中令其接低電平，使芯片工作在下降沿觸發(fā)方式。工作時(shí)，由于R_FB引腳接了低電平，所以數(shù)據(jù)位TxIN 0～TxIN 27在輸入時(shí)鐘信號(hào)的下降沿載入移位寄存器，TxCLK IN輸入的時(shí)鐘頻率經(jīng)過鎖相環(huán)倍頻7倍，分別送給4個(gè)移位寄存器用來取出每個(gè)寄存器中的7位數(shù)據(jù)；時(shí)鐘信號(hào)也同時(shí)變成一對(duì)差分的時(shí)鐘信號(hào)Tx-CLK OUT+和TxCLK OUT-，TxCLK OUT輸出的時(shí)鐘周期則和輸入的TxCLK IN的周期是一樣的，都為一個(gè)時(shí)鐘周期TCLK，只是時(shí)鐘的輸出比輸入延時(shí)約5.5 ns。當(dāng)POWER DOWN信號(hào)為低的時(shí)候，經(jīng)過一個(gè)100 ns的TPDD(Transmitter Power Down Delay)延時(shí)，4路串行數(shù)據(jù)流和一對(duì)差分時(shí)鐘信號(hào)從LVDS發(fā)送器發(fā)送。在一個(gè)時(shí)鐘周期內(nèi)，5個(gè)串行輸出口同時(shí)輸出，其中TxINO～Tx-IN27按照特定的順序分別從TXCLK OUT0～TxCLKOUT3輸出。

　　接收芯片DS90CF384A則是接收發(fā)送器送出的串行數(shù)據(jù)流并將其轉(zhuǎn)換成并行數(shù)據(jù)輸出。和發(fā)送芯片DS90CF383A一樣，同樣設(shè)置下降沿觸發(fā)以及40 MHz時(shí)鐘，這樣在一個(gè)時(shí)鐘周期內(nèi)，可以把接收到的4路串行數(shù)據(jù)流轉(zhuǎn)換成28路并行數(shù)據(jù)信號(hào)，并且在相對(duì)應(yīng)的管腳輸出。這樣，要傳送的信號(hào)就能夠完整地在接收端還原出來。

　　在傳輸過程中，由于傳輸距離約為1 m，所以選擇了雙絞線對(duì)。雖然用普通數(shù)據(jù)線也可以傳輸信號(hào)，但就減少噪聲和提高信號(hào)質(zhì)量而言，平衡電纜(如雙絞線對(duì))通常比非平衡電纜好。電纜長度小于0.5 m時(shí)，大部分電纜都能有效工作；距離在0.5～10 m之間時(shí)，CAT3雙絞線對(duì)電纜的效果較好；在距離大于10 m并且要求高速率時(shí)，建議使用CAT5雙絞線對(duì)[4]。因此，考慮到信號(hào)傳輸距離只有1 m，所以終選擇了CAT3雙絞線對(duì)作為傳輸媒介。

3.3 PCB布板

　　在LVDS的PCB布板中，主要考慮4點(diǎn)因素，分別是差分走線、阻抗匹配、串?dāng)_問題和電磁干擾(EMI)。
差分走線 對(duì)差分布的越近越好，避免差分走線阻抗不均勻；整個(gè)走線工程應(yīng)該保持差分線的寬度和長度保持一致，否則會(huì)導(dǎo)致終端相位有差異，會(huì)降低系統(tǒng)的性能；應(yīng)用135°角走線代替90°腳走線，防止在拐角發(fā)出電磁波產(chǎn)生干擾。

　　阻抗匹配 阻抗不匹配將導(dǎo)致共模噪聲的增加并且產(chǎn)生電磁干擾(EMI)，所以應(yīng)該選擇匹配電阻和差分線的阻抗相一致；在發(fā)送端放一個(gè)匹配電阻(100Ω)；終端阻抗與終端的距離應(yīng)盡量小，盡可能地靠近接收端。

　　差分信號(hào)和單端信號(hào)的串?dāng)_ 為了避免單端信號(hào)和LVDS信號(hào)產(chǎn)生串?dāng)_，應(yīng)盡量使二者分層。如果單端信號(hào)與差分信號(hào)走的太近，將會(huì)產(chǎn)生共模噪聲，從而造成接收端的假發(fā)射，降低信號(hào)的質(zhì)量，減少信號(hào)的噪聲冗余量。

　　電磁干擾(EMI) 單端傳輸(TTL、CMOS)所有暴露的線都能產(chǎn)生輻射，LVDS走線成對(duì)出現(xiàn)，產(chǎn)生的電磁波能夠彼此相互削弱，只有在邊緣區(qū)域才能產(chǎn)生逃逸的現(xiàn)象，因此LVDS走線作為傳輸系統(tǒng)對(duì)單端傳輸電磁干擾較少。

4 實(shí)驗(yàn)結(jié)果

　　經(jīng)過使用LVDS接口，信號(hào)在傳輸過程中受到的干擾變小了，圖像質(zhì)量也有了進(jìn)一步的提高。在使用LVDS接口以前，在屏上顯示的圖像經(jīng)常有列方向的干擾，例如在底色為黑色的地方會(huì)出現(xiàn)其他顏色，顯示質(zhì)量被降低了很多，如圖5所示；在使用了LVDS接口以后，圖像上的干擾明顯減少。

5 結(jié) 語