Analyzer允許設(shè)計(jì)人員對(duì)每一個(gè)時(shí)鐘域執(zhí)行和的時(shí)序分析，并提供時(shí)鐘域之間的分析能力。  

　　Mentor Graphics的ModelSim是以Windows為基礎(chǔ)的仿真器，適用于VHDL、Verilog或混合語(yǔ)言仿真環(huán)境。這種集成式ModelSim驗(yàn)證和調(diào)試環(huán)境有助于設(shè)計(jì)人員更快地確定漏洞，現(xiàn)在已無(wú)限制地向Actel所有客戶(hù)提供。  

　　Synplicity的Synplify FPGA綜合軟件提供了一項(xiàng)嶄新功能，可向前注釋Synopsys 

Design  Constraints (SDC) 和物理約束，使Libero 6.2 IDE自動(dòng)輸入用戶(hù)定義的約束，然后進(jìn)行管理、跟蹤，并轉(zhuǎn)送到設(shè)計(jì)實(shí)現(xiàn)，讓設(shè)計(jì)人員迅速地完成時(shí)序收斂。此外，該軟件現(xiàn)在還包括關(guān)鍵路徑再綜合，能提高以Actel Axcelerator系列FPGA為基礎(chǔ)設(shè)計(jì)的結(jié)果質(zhì)量(QoR)。  

    Magma Design Automation的PALACE物理綜合軟件現(xiàn)也支持Actel的Axcelerator系列產(chǎn)品。全自動(dòng)的PALACE軟件具備多種先進(jìn)技術(shù)，包括多時(shí)鐘再定時(shí)、特殊結(jié)構(gòu)映射、約束驅(qū)動(dòng)和位置導(dǎo)引優(yōu)化等。  

    Actel的Libero 6.2 IDE備有可在Windows和Unix平臺(tái)運(yùn)行的Platinum版本，也有只在Windows平臺(tái)運(yùn)行的Gold版本(客戶(hù))。Actel的Libero 6.2 IDE集成了來(lái)自EDA伙伴先進(jìn)的設(shè)計(jì)工具，包括Magma、Mentor Graphics、SynaptiCAD和Synplicity等各大EDA公司，以及由Actel定制開(kāi)發(fā)的工具，集成至單一FPGA開(kāi)發(fā)套裝中。Libero工具套裝支持混合模式設(shè)計(jì)輸入，讓設(shè)計(jì)人員可選擇在設(shè)計(jì)中將VHDL或Verilog HDL語(yǔ)言模塊與原理圖模塊混合起來(lái)。