摘要：介紹了以ＦＰＧＡ為芯片的高速圖形采集系統(tǒng),圖形采集頻率可達(dá)１３．５ＭＨｚ。在該系統(tǒng)中,還采用了ＰＨＩＬＩＰ公司推出的視頻Ａ／Ｄ芯片ＳＡＡ７１１１,將電視信號轉(zhuǎn)換成數(shù)字信號,并由ＦＰＧＡ作為控制器將數(shù)字信號存入２５６ＫＲＡＭ,以便ＤＳＰ芯片根據(jù)需要進(jìn)行預(yù)處理,提取有用數(shù)據(jù)。

　　關(guān)鍵詞：ＦＰＧＡ Ａ／Ｄ 視頻采集

　　現(xiàn)代的圖形采集技術(shù)發(fā)展迅速,各種基于ＩＳＡ、ＰＣＩ等總線的圖形采集卡已能在市場上買到,但是價(jià)格比較昂貴,并且處理功能簡單。對于特殊需要不能很好滿足,往往需要加上后續(xù)處理部分,這給特殊需要的用戶帶來了不便。采用現(xiàn)場可編程芯片及ＤＳＰ處理芯片構(gòu)成的圖像采集系統(tǒng),可以根據(jù)不同的需要進(jìn)行現(xiàn)場編程,具有通用性好、價(jià)格相對便宜等特點(diǎn)。
　　該系統(tǒng)采用ＰＨＩＬＩＰ公司推出的視頻Ａ／Ｄ芯片７１１１,將從ＣＣＤ輸出的ＰＡＬ制式的全電視信號轉(zhuǎn)換為數(shù)字信號,由ＦＰＧＡ作為采樣控制器將該八位數(shù)字信號存入片內(nèi)ＲＡＭ中,隨后可根據(jù)具體需要由ＤＳＰ進(jìn)行預(yù)處理,提取有用數(shù)據(jù)（數(shù)據(jù)量已很?。?然后將所需結(jié)果經(jīng)由ＩＳＡ總線交給計(jì)算機(jī)處理,完成接口功能。圖１所示為采集系統(tǒng)方框圖。

１ 視頻信號的Ａ／Ｄ轉(zhuǎn)化
　　本文所研究的圖形對象是靜態(tài)的,要求采集５１２×５１２的灰度圖像,可采用ＣＣＤ攝像機(jī)進(jìn)行圖像采集。ＣＣＤ的輸出為標(biāo)準(zhǔn)ＰＡＬ制式,因此需要進(jìn)行Ａ／Ｄ轉(zhuǎn)化。
　　本系統(tǒng)采用的ＰＨＩＬＩＰ公司的視頻Ａ／Ｄ芯片ＳＡＡ７１１１具有四路視頻輸入,抗混濾波、梳狀濾波都被集成到芯片內(nèi)部,帶來了極大的方便。場同步信號ＶＲＥＦ、行同步信號ＨＲＥＦ、奇偶場信號ＲＥＳ１、像素時(shí)鐘信號ＬＬＣ２都由管腳直接引出,省去了以往的時(shí)鐘同步電路的設(shè)計(jì),可靠性也有所提高。系統(tǒng)內(nèi)部鎖相環(huán)技術(shù)的集成使得可靠性和設(shè)計(jì)復(fù)雜度都有極大的降低。
在７１１１中有控制字可以直接控制行同步有效時(shí)間,因此可以省略行延遲電路。
２ 邏輯控制部分

　　本系統(tǒng)的控制部分由一片ＦＰＧＡ芯片實(shí)現(xiàn)。由于ＦＰＧＡ芯片具有高速、高可靠性、開發(fā)周期短的特點(diǎn),并且可以根據(jù)現(xiàn)場的需要進(jìn)行編程、可擦寫多次,因而具有極大的方便性。隨著現(xiàn)代工藝的提高,芯片加工的成本有了極大的降低,可靠性也有保證,芯片的大小和功耗都有極大的降低,特別是３．３Ｖ的ＦＰＧＡ是現(xiàn)在廠商主推的產(chǎn)品,并且有繼續(xù)降低的趨勢。現(xiàn)代高技術(shù)的發(fā)展使得ＦＰＧＡ應(yīng)用于電子設(shè)計(jì)中成為可能和必然趨勢。
　　基于ＦＰＧＡ技術(shù)的采樣控制器要產(chǎn)生眾多的控制信號。當(dāng)微處理器發(fā)出采樣指令時(shí),采樣控制器在此后到來的個(gè)幀同步信號到來時(shí)啟動(dòng)采樣,并將這幀數(shù)據(jù)存放在ＳＲＡＭ中,采樣結(jié)束后向微處理器發(fā)出采樣結(jié)束ＥＣＯ信號。采樣控制器主要實(shí)現(xiàn)三個(gè)邏輯功能：地址發(fā)生器;握手邏輯;ＲＡＭ寫時(shí)序。
　　（１）地址發(fā)生器由計(jì)數(shù)器及一部分Ｄ觸發(fā)器和邏輯門組成。主要具有場延遲功能和地址發(fā)生功能。由于所采圖像為５１２×５１２的正方形（這是由于系統(tǒng)后續(xù)處理的需要）,７１１１中的輸出信號為７２０×６２５的矩形,因此需要對７１１１信號進(jìn)行行延遲和場延遲。
　　在數(shù)字量存入內(nèi)存時(shí),由于ＰＡＬ制式的全電視信號為奇、偶場分離,因此可以巧妙利用奇偶信號ＲＥＳ１作為地址線。根據(jù)ＲＥＳ１為垂直地址的高位或?yàn)榈刂返奈豢墒箞D像在內(nèi)存中的樣子如同一幅圖像或分為上下兩個(gè)半場分開的圖像,如圖２所示。

　　在存儲過程中可采用雙通道技術(shù),即采用兩片內(nèi)存同時(shí)存儲數(shù)據(jù),則數(shù)據(jù)總線由八位升至十六位,可使對ＲＡＭ寫時(shí)序的要求降低一半。當(dāng)然這需要對７１１１輸出的數(shù)字信號進(jìn)行數(shù)據(jù)鎖存,使得兩位數(shù)據(jù)能夠根據(jù)同一控制信號滿足ＲＡＭ寫時(shí)序的要求,如圖３所示。
　?。ǎ玻┪帐诌壿嬍遣蓸涌刂破骱停茫校罩g的接口,它是由幾個(gè)Ｄ觸發(fā)器及邏輯門實(shí)現(xiàn)的,如圖４所示。
　　當(dāng)ＣＳ１（正脈沖）啟動(dòng)采樣時(shí),Ｄ１保存該信號,在下一個(gè)場同步脈沖到來時(shí)Ｄ２輸出高電平（即ＶＥＲ采樣使能信號）使行延遲計(jì)數(shù)器開始計(jì)數(shù),同時(shí)使Ｄ１復(fù)位,確保不再采第二場。當(dāng)延遲計(jì)數(shù)器計(jì)數(shù)到預(yù)置值時(shí)產(chǎn)生觸發(fā)信號ＴＲＩ（正脈沖）,此時(shí)ＶＥＲ為“１”,則Ｄ３置位,輸出采樣使能信號ＳＥＮＢ（低有效）和地址選通信號ＡＢＳＷ,使后面的電路處在采樣狀態(tài),在場同步脈沖下降沿Ｄ３翻轉(zhuǎn),整個(gè)采樣控制電路處在不采樣狀態(tài)。Ｄ２要在下一個(gè)場同步脈沖的上升沿才變?yōu)闊o效。當(dāng)ＳＥＮＢ變?yōu)闊o效時(shí)（即ＳＥＮＢ的上跳沿）觸發(fā)Ｄ４,使Ｑ有效,向ＣＰＵ發(fā)出中斷申請ＩＮＴ,ＣＰＵ可用ＣＳ２清除這個(gè)中斷信號。
　?。ǎ常遥粒蛯憰r(shí)序電路可根據(jù)芯片對寫操作的具體要求來設(shè)計(jì)。系統(tǒng)采樣頻率為１３．５ＭＨｚ即７４．１ｎｓ）,采用雙通道技術(shù)可使寫時(shí)序降低一半,寫頻率為１３．５／２＝６．７５ＭＨｚ即１４８．２ｎｓ）。ＳＡＡ７１１１提供了２７ＭＨｚ的晶振頻率,則四個(gè)時(shí)鐘周期完成一個(gè)寫操作,時(shí)序的時(shí)間單位為１８．５ｎｓ（半個(gè)周期）。根據(jù)ＲＡＭ寫操作的要求,可以設(shè)計(jì)各種控制信號（ＷＥ、ＨＳ、ＶＳ、ＣＳ、ＳＥＮＢ）、時(shí)鐘信號（ＣＬＫ）、地址信號和數(shù)據(jù)信號之間的關(guān)系。本系統(tǒng)采用的ＲＡＭ為ＩＳ６１Ｃ１０２４,可以滿足系統(tǒng)需要。
　　采樣控制器擔(dān)負(fù)著重要的作用,是整個(gè)系統(tǒng)的;而同步控制邏輯又是采樣控制器的控制。同步邏輯起著協(xié)調(diào)行、場同步信號、地址計(jì)數(shù)時(shí)鐘、ＳＲＡＭ寫信號、采樣數(shù)據(jù)鎖存信號之間的時(shí)間關(guān)系、保證ＳＲＡＭ寫操作時(shí)各信號的時(shí)序配合。由于采樣頻率高達(dá)１３．５ＭＨｚ,因此在硬件實(shí)現(xiàn)過程中需要不斷地模擬與仿真,有時(shí)要調(diào)整整個(gè)邏輯電路,計(jì)算延遲時(shí)間,解決電路中存在的競爭與冒險(xiǎn)等等,這些都需要系統(tǒng)的可修改性好,具備可編程的特點(diǎn)?；冢疲校牵良夹g(shù)的ＡＳＩＣ設(shè)計(jì)滿足了上述要求,發(fā)揮了現(xiàn)場可編程的特點(diǎn),降低了設(shè)計(jì)成本,縮短了開發(fā)時(shí)間,因此系統(tǒng)開發(fā)十分方便。
３ ＤＳＰ處理技術(shù)
　　在此采集系統(tǒng)中,基于ＤＳＰ的圖像處理技術(shù)也得到了應(yīng)用,特別是在圖像的模式識別問題上充分發(fā)揮了ＤＳＰ的硬件結(jié)構(gòu)和具有特色的編程指令。圖像模式識別的典型算法是卷積運(yùn)算,也即乘累加,正好發(fā)揮ＤＳＰ軟、硬件的特長。傳統(tǒng)的處理方法是基于計(jì)算機(jī)的硬件和軟件的,計(jì)算機(jī)完成乘累加運(yùn)算需要１１個(gè)機(jī)器周期,而ＤＳＰ完成同樣的運(yùn)算只需１個(gè)機(jī)器周期。本系統(tǒng)采用ＤＳＰ芯片實(shí)現(xiàn)圖像的模式識別,提高了處理速度,解決了圖像處理過程中由于圖像識別速度慢而影響整個(gè)圖像的處理流程,解決了實(shí)際問題,收到了良好的效果。