摘要：介紹AES中的字節(jié)替換算法原理并闡述基于FPGA的設(shè)計(jì)和實(shí)現(xiàn)。為了提高系統(tǒng)工作速度，在設(shè)計(jì)中應(yīng)用了流水線技術(shù)。利用MAXPLUS-II開發(fā)工具給出仿真結(jié)果，并分析了系統(tǒng)工作速度。

    關(guān)鍵詞：AES；FPGA；字節(jié)替換；流水線技術(shù)

1 引言

隨著網(wǎng)絡(luò)技術(shù)和無(wú)線通信技術(shù)的飛速發(fā)展，人們對(duì)數(shù)據(jù)傳輸過程中的安全問題提出了迫切的要求，對(duì)于數(shù)據(jù)加密算述和技術(shù)研究也有越來越多的技術(shù)人員參與。目前，加密算法按照加密特點(diǎn)分為對(duì)稱密文和不對(duì)密文二大類。AES [1]（Advanced Encryption STandard）是NIST（National Institute of Suandard and T echnologies）繼2000年10月選擇Rijndael算法[2]之后，于2001年11月26日發(fā)布的新的對(duì)稱數(shù)據(jù)加密算法。

本文首先介紹AES中的SubBytes（字節(jié)替換）概貌，并解析出它使用的算法原理，然后論述基于FPGA技術(shù)對(duì)AES中的字節(jié)替換仿真的設(shè)計(jì)與實(shí)現(xiàn)。筆者在運(yùn)用FPGA技術(shù)的過程中完全采用NIST公司的AES算法標(biāo)準(zhǔn)。為了獲得在面積和速度上的優(yōu)化，將流水線設(shè)計(jì)技術(shù)應(yīng)用到本設(shè)計(jì)中。另外，本文所得到的仿真結(jié)果是在MAXPLUS-II 10.0上運(yùn)用Verilog HDL硬件描述語(yǔ)言來實(shí)現(xiàn)的。

2 AES中的Subbytes算法描述

AES算法的有4種操作[3]：SubTytes（字節(jié)替換）、ShiftRows(行位移變換)、MixColumns（列混合變換）和AddRoundKey。這里，主要對(duì)SunBytes（字節(jié)替換）算法進(jìn)行描述。

2.1 SunBytes字節(jié)替換

字節(jié)替換重要的是將一個(gè)8位數(shù)據(jù)轉(zhuǎn)換為另一個(gè)不同的8位數(shù)據(jù)，這里要求一一對(duì)應(yīng)，并且替換結(jié)果不能超出8位。例如將00H轉(zhuǎn)換成63H。這個(gè)重要的特性正好符合Galois Field(GF)-伽羅瓦域特性。由于轉(zhuǎn)換的數(shù)據(jù)是8位的，所以符合GF（28）域特性，即GF（28）域中進(jìn)行的加法或乘法操作的結(jié)果必須在{0x00 ...0xff}這組數(shù)中。雖然GF（）域論是相當(dāng)深?yuàn)W的，但GF（）域加法的終結(jié)果卻很簡(jiǎn)單，GF（）加法就是異或（XOR）操作。關(guān)于GF（）加法和乘法，將在2.3字節(jié)中進(jìn)行描述。

根據(jù)NIST描述的ASE算法標(biāo)準(zhǔn)，SunBytes字節(jié)替換連續(xù)進(jìn)行以下變換便可達(dá)到替換要求。

（1）在GF（28）域中進(jìn)行乘法變換，即實(shí)現(xiàn)多項(xiàng)式m(x)=x8+x4+x3+x+1變換，稱之為“multiplicative inverse”。

（2）在GF（28）域中進(jìn)行交換來實(shí)現(xiàn)如下矩陣，稱之為“affine transformation”。例如“CA”被變換成“ED”。

 

2.2 在GF（28）域中進(jìn)行的變換算法

上節(jié)所示的二種變換中第二種變換容易實(shí)現(xiàn)，而對(duì)于種變換，假設(shè)輸入為Y，則輸出應(yīng)為Y-1。在GF（28）域中滿足Y255=1[3]，所以Y-1=Y-1·Y255=Y254。根據(jù)這個(gè)公式我們就能將求逆變換Y-1轉(zhuǎn)變成在GF（28）域的乘法Y254運(yùn)算。


    2.3 GF(28)域中的加法和乘法

GF（28）域的一個(gè)主要特點(diǎn)是加法或乘法操作的結(jié)果必須在{0x00 ...0xff}這組數(shù)中。雖然GF（）域論是相當(dāng)深?yuàn)W的，但GF（28）域加法的終結(jié)果卻很簡(jiǎn)單。GIF[28]加法即就是異或（XOR）操作。而乘法運(yùn)算有點(diǎn)繁鎖。如果進(jìn)行乘法運(yùn)算的二個(gè)8位數(shù)為A=(a7,a6,a5,a4,a3,a2,a1,a0),B=(b7,b6,b5,b4,b3,b2,b1,b0)。

假設(shè)二個(gè)多項(xiàng)式為：

A(χ)=a7·χ7+a6·χ6+a5·χ5+a4·χ4+a3·χ3+a2·χ2+a1·χ1+a0

B(χ)=b7·χ7+b6·χ6+b5·χ5+b4·χ4+b3·χ3+b2·χ2+b1·χ1+b0

C(χ)=A(χ)×B(χ)=C14·χ14+C13·χ13+C12·χ12+C11·χ11+...

+C114=χ1+C0

C14=a7·b7

C13=(a7·b6)+(a6·b7)

·

·

C1=(a1·b0)+(a0·b1)

C0=a0·b0

其中：符號(hào)“·”指的是“與”操作，“+”指的是“異或”操作。

根據(jù)GF（28）域特性有

χ8=χ4+χ3+χ+1

χ9...χ14可以根據(jù)類型普通乘法運(yùn)算依次將上式兩邊同乘以χ得到。這樣，可以得到χ14=χ7+χ4+χ3+χ，所以，可以將C（χ）化簡(jiǎn)成8位多項(xiàng)式：C（χ）=D（χ）=d7χ7+d6χ6+...+d1χ1+d0，具體操作可參考相關(guān)文獻(xiàn)。



3 FPGA的設(shè)計(jì)實(shí)現(xiàn)

3.1 總體框圖

若要在FPGA上實(shí)現(xiàn)如上所示的AES字節(jié)替換運(yùn)算，就要運(yùn)用2.1節(jié)所述的二種變換，如圖1所示的SunBytes替換整體結(jié)構(gòu)框圖，當(dāng)INV信號(hào)為“0”時(shí)，輸入數(shù)據(jù)為加密過程，先在GF（28）中進(jìn)行乘法運(yùn)算，然后送到GF（2）中進(jìn)行轉(zhuǎn)換運(yùn)算；當(dāng)INV信號(hào)為“1”時(shí)，輸入數(shù)據(jù)為解密過程，先在GF（2）中進(jìn)行解密運(yùn)算，然后計(jì)算GF（28）中乘法的逆運(yùn)算。相應(yīng)的FPGA實(shí)現(xiàn)的具體框圖如圖2所示。下面，對(duì)在FPGA中實(shí)現(xiàn)的具體框圖進(jìn)行介紹。

    3.2 SENDER模塊

該模塊每個(gè)時(shí)鐘產(chǎn)生一個(gè)0~255的8位二進(jìn)制數(shù)據(jù)，用作待加密的明文或待解密的密文。具體程序源代碼見SENDER.V。

3.3 AFFINE和INVAFFINE模塊

該模塊實(shí)現(xiàn)了2.1節(jié)的第二種變換，對(duì)輸入數(shù)據(jù)在GF（28）域中進(jìn)行矩陣仿射變換。因?yàn)橐M(jìn)行的運(yùn)算比較復(fù)雜，在設(shè)計(jì)中均做了去除毛剌處理，具體框圖如圖3所示，圖中“combinatorial circuit”模塊實(shí)現(xiàn)GF（28）域的組合邏輯運(yùn)算，輸出有出單元，在CLK的上升沿時(shí)刻將處理后的輸出寄存到輸出級(jí)，這樣可以達(dá)到很好的去除毛剌的效果。在整個(gè)設(shè)計(jì)過程中，均采用這種處理，即在每個(gè)模塊的輸出端均加一個(gè)寄存器輸出單元。

3.4 AES01模塊

該模塊實(shí)現(xiàn)了2.1節(jié)的種變換即乘法變換。根據(jù)算法要求，該模塊在GF（28）域中輸入一個(gè)8位數(shù)據(jù)Y，要得到Y(jié)-1，因?yàn)閅-1=Y-1·Y255=Y254，圖4可以達(dá)到計(jì)算Y254的目的。在圖4中，2模塊對(duì)輸入數(shù)據(jù)進(jìn)行平方運(yùn)算，X模塊對(duì)二個(gè)輸入數(shù)據(jù)進(jìn)行乘法運(yùn)算。平方運(yùn)算和乘運(yùn)河運(yùn)算都符合2.3節(jié)所述的乘法運(yùn)算法則。該模塊的運(yùn)算比較復(fù)雜，在FPGA中實(shí)現(xiàn)該運(yùn)算出現(xiàn)很長(zhǎng)的路延遲。經(jīng)過仿真，若將該模塊在一個(gè)時(shí)鐘內(nèi)完成，則時(shí)鐘工作頻率只能達(dá)到11.13MHz。為了提高系統(tǒng)的工作速度，筆者將流水線技術(shù)應(yīng)用到設(shè)計(jì)中，如圖5所示。

    整個(gè)電路可劃分為3個(gè)流水級(jí)，每只完成數(shù)據(jù)處理的一部分，一個(gè)時(shí)鐘周期完成數(shù)據(jù)處理，然后在下一個(gè)時(shí)鐘到來時(shí)將處理后的數(shù)據(jù)傳遞給下；組數(shù)據(jù)進(jìn)入流水線后，經(jīng)過一個(gè)時(shí)鐘周期傳遞到第二級(jí)，同時(shí)第二級(jí)數(shù)據(jù)進(jìn)入級(jí)，數(shù)據(jù)隊(duì)列依次前進(jìn)。每組數(shù)據(jù)都要經(jīng)過3個(gè)流水線后才能得到的計(jì)算結(jié)果，但是作為整個(gè)流水線，每個(gè)時(shí)鐘周期都能計(jì)算出一組結(jié)果，所以平均計(jì)算一組數(shù)據(jù)只需要一個(gè)時(shí)鐘周期的時(shí)間，大大提高了數(shù)據(jù)處理速度，保證了整個(gè)系統(tǒng)以較高的頻率工作。經(jīng)過仿真，工作時(shí)鐘頻率可以達(dá)到30.21MHz。

3.5 仿真結(jié)果

該設(shè)計(jì)可以滿足AES字節(jié)替換的要求，并且應(yīng)用流水線技術(shù)使時(shí)鐘工作頻率達(dá)到30.21MHz，且毛剌現(xiàn)象不嚴(yán)重。

  

參考文獻(xiàn):

[1]. NIST datasheet http://m.58mhw.cn/datasheet/NIST_2562226.html.
[2]. ASE datasheet http://m.58mhw.cn/datasheet/ASE_2054056.html.