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請(qǐng)問(wèn)一個(gè)時(shí)鐘的問(wèn)題 |
| 作者：zab 欄目：技術(shù)交流 |
FPGA輸出的時(shí)鐘信號(hào)（頻率0～60M），給16位的AD轉(zhuǎn)換器作為轉(zhuǎn)換時(shí)鐘。 由于AD轉(zhuǎn)換器對(duì)于時(shí)鐘的抖動(dòng)要求很高，所以FPGA輸出的時(shí)鐘不能滿足要求。 請(qǐng)問(wèn)有什么好的辦法將FPGA輸出的時(shí)鐘進(jìn)行處理后再給AD轉(zhuǎn)換器嗎？ 看了幾個(gè)鎖相環(huán)，但輸入時(shí)鐘頻率都要求都很高（最低2MHZ）。 |
| 2樓： | >>參與討論 |
| 作者： xwj 于 2007/5/13 20:29:00 發(fā)布：
“FPGA輸出的時(shí)鐘不能滿足要求”？ 感覺(jué)應(yīng)該還是你的設(shè)計(jì)問(wèn)題 |
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| 3樓： | >>參與討論 |
| 作者： a12345678 于 2007/5/14 0:13:00 發(fā)布：
FPGA可以輸出十分純正的時(shí)鐘信號(hào) 你有可能除了如下問(wèn)題： 1。 FPGA內(nèi)部設(shè)置不對(duì) 2。 FPGA外部布線有問(wèn)題，或者電源或者地線，或者PLL的退耦問(wèn)題 3。 外部給FPGA的時(shí)鐘有問(wèn)題 |
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