|
|||||||||||
| 技術(shù)交流 | 電路欣賞 | 工控天地 | 數(shù)字廣電 | 通信技術(shù) | 電源技術(shù) | 測(cè)控之家 | EMC技術(shù) | ARM技術(shù) | EDA技術(shù) | PCB技術(shù) | 嵌入式系統(tǒng) 驅(qū)動(dòng)編程 | 集成電路 | 器件替換 | 模擬技術(shù) | 新手園地 | 單 片 機(jī) | DSP技術(shù) | MCU技術(shù) | IC 設(shè)計(jì) | IC 產(chǎn)業(yè) | CAN-bus/DeviceNe |
VHDL設(shè)計(jì)中信號(hào)與變量問題的探討 |
| 作者：莫雨 欄目：通信技術(shù) |
---隨著集成電路技術(shù)的發(fā)展，用傳統(tǒng)的方法進(jìn)行芯片或系統(tǒng)設(shè)計(jì)已不能滿足要求，迫切需要提高設(shè)計(jì)效率，因此能大大降低設(shè)計(jì)難度的VHDL設(shè)計(jì)方法被越來越廣泛地采用。用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)的主要方法是：設(shè)計(jì)者根據(jù)VHDL的語(yǔ)法規(guī)則，對(duì)系統(tǒng)目標(biāo)的邏輯行為進(jìn)行描述，然后通過綜合工具進(jìn)行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過仿真工具進(jìn)行邏輯功能仿真和系統(tǒng)時(shí)延的仿真，最后把設(shè)計(jì)的程序下載到芯片中，成功地實(shí)現(xiàn)系統(tǒng)功能。 ---在VHDL設(shè)計(jì)中，最常用的數(shù)據(jù)對(duì)象主要有三種：信號(hào)(signal)、變量(variable)和常數(shù)(constant)。信號(hào)是電子電路內(nèi)部硬件連接的抽象。它除了沒有數(shù)據(jù)流動(dòng)方向說明以外，其他性質(zhì)幾乎和“端口”一樣；信號(hào)是一個(gè)全局量，它可以用來進(jìn)行進(jìn)程之間的通信。變量只能在進(jìn)程語(yǔ)句、函數(shù)語(yǔ)句和過程語(yǔ)句結(jié)構(gòu)中使用，是一個(gè)局部量。 ---在VHDL語(yǔ)言中，對(duì)信號(hào)賦值是按仿真時(shí)間進(jìn)行的，到了規(guī)定的仿真時(shí)間才進(jìn)行賦值，而變量的賦值是立即發(fā)生的。下面的例子是從賦初值的角度說明信號(hào)與變量的這種區(qū)別的。 ---例如用VHDL語(yǔ)言實(shí)現(xiàn)初值為A的十六進(jìn)制的16個(gè)數(shù)的循環(huán)顯示。 ---對(duì)于如此的設(shè)計(jì)要求，如果用變量實(shí)現(xiàn)，則VHDL程序如下。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sevenauto is PORT(clk:in std_logic; y:out std_logic_vector(6 downto 0)); end sevenauto; architecture behave of sevenauto is begin PROCESS(clk) variable count:std_logic_vector(3 downto 0); variable init:std_logic; begin if (clk'event) and (clk='1') then if (init = '0') then count:= "1001"; init:='1'; end if; count:=count+1; case count is when "0000"=>y<="1111110"; when "0001"=>y<="0110000"; when X"2"=>y<="1101101"; when X"3"=>y<="1111001"; when X"4"=>y<="0110011"; when X"5"=>y<="1011011"; when X"6"=>y<="1011111"; when X"7"=>y<="1110000"; when X"8"=>y<="1111111"; when X"9"=>y<="1111011"; when X"A"=>y<="1110111"; when X"B"=>y<="0011111"; when X"C"=>y<="1001110"; when "1101"=>y<="0111101"; when "1110"=>y<="1001111"; when "1111"=>y<="1000111"; when others=>y<="XXXXXXX"; end case; end if; end PROCESS; end behave; ---在程序中，定義了變量count，希望初始值為“1010”。通過實(shí)驗(yàn)發(fā)現(xiàn)，在定義變量或信號(hào)時(shí)直接賦予初始值不能生效(如variable count:std_logic_vector(3 downto 0) :=“1010”)，它的初始值仍然是系統(tǒng)默認(rèn)值(如count為“0000”)。正是利用這一點(diǎn)，通過init(初始值為'0')來給count賦初值A(chǔ)即“1010”，具體方法見程序中斜體部分。這樣，在第一個(gè)脈沖來時(shí)執(zhí)行斜體部分if語(yǔ)句，而第二個(gè)脈沖來時(shí)由于init不為'0'而是'1'，因此不執(zhí)行該部分語(yǔ)句，從而實(shí)現(xiàn)為count賦初值的功能，這樣程序從A開始進(jìn)行數(shù)字的循環(huán)顯示。 ---如果把count類型改為signal，則結(jié)果將大不一樣。 signal count: std_logic_vector(3 downto 0); PROCESS(clk) variable init :std_logic; begin if (clk'event) and (clk='1') then if (init = '0') then count<= "1001"; --(1) init := '1'; end if; count<=count+1; --(2) ---由于信號(hào)的賦值不是立即發(fā)生的，在語(yǔ)句(1)后面還存在對(duì)信號(hào)count的賦值操作(2)，因此，語(yǔ)句(1)在此不起作用，count的最后值是語(yǔ)句(2)的值。因此如果將count設(shè)為signal的話，程序?qū)崿F(xiàn)的是從0開始的16個(gè)十六進(jìn)制數(shù)的循環(huán)。在這里，對(duì)信號(hào)賦初值的語(yǔ)句是不可行的。 仿真結(jié)果 ---將設(shè)計(jì)好的VHDL程序在ALTERA公司提供的軟件maxplusⅡ10.1環(huán)境下進(jìn)行編譯仿真，得到的仿真結(jié)果如圖1、圖2所示，其中圖1是count為變量的結(jié)果，圖2是count為信號(hào)的結(jié)果，其中輸出y[6...0]分別與七段數(shù)碼管的ABCDEFG七段相連。 ---從圖1可以看出，在第一個(gè)時(shí)鐘脈沖上升沿，結(jié)果是“1110111”，數(shù)碼管顯示即為A，然后依次為b,C,d, E,F,0,1...9,A...循環(huán)下去，此處用小寫的b和d，主要是與數(shù)字8進(jìn)行區(qū)別。 ---從圖中可以看出，在第一個(gè)時(shí)鐘脈沖上升沿，結(jié)果是“1111110”，數(shù)碼管顯示即為0，然后依次示1...9,A, b,C,d,E,F,0,...循環(huán)下去。 結(jié)論 ---在設(shè)計(jì)過程中，如果信號(hào)和變量的定義不合適的話，設(shè)計(jì)結(jié)果完全不一樣，因此在設(shè)計(jì)過程中需要謹(jǐn)慎使用信號(hào)和變量。在VHDL程序設(shè)計(jì)中，可以充分利用信號(hào)或變量的系統(tǒng)默認(rèn)值，來靈活實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。 |
|
|
| 免費(fèi)注冊(cè)為維庫(kù)電子開發(fā)網(wǎng)會(huì)員，參與電子工程師社區(qū)討論，點(diǎn)此進(jìn)入 |
Copyright © 1998-2006 m.58mhw.cn 浙ICP證030469號(hào) |