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半導(dǎo)體測(cè)試的奧秘[原創(chuàng)連載] |
| 作者：code631 欄目：集成電路 |
這個(gè)系列主要介紹半導(dǎo)體測(cè)試相關(guān)的概念，知識(shí)，大家先看著。 轉(zhuǎn)載請(qǐng)注明作者信息，謝謝 原文本出自internet,版權(quán)歸原作者所有 2006 龔軼 編譯版權(quán)所有 Email: code631@gmail.com 目錄： 1， 測(cè)量可重復(fù)性和可復(fù)制性(GR&R) 2， 電氣測(cè)試可信度（Electrical TEST Confidence） 3， 電氣測(cè)試的限值空間（Guardband） 4， 電氣測(cè)試參數(shù) CPK 5， 電氣測(cè)試良品率模型（TEST yield) 6， 晶圓測(cè)試和老化(Waferlevel TEST and burn-in) 7， Boundary-Scan 測(cè)試 / JTAG 標(biāo)準(zhǔn) 8， 自我測(cè)試電路（Built-in Self TEST) 9， 自動(dòng)測(cè)試圖形向量生成（ATPG） * - 本貼最后修改時(shí)間：2006-6-29 23:36:49 修改者：code631 |
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| 作者： code631 于 2006/6/28 19:22:00 發(fā)布：
測(cè)量可重復(fù)性和可復(fù)制性(GR&R) GR&R是用于評(píng)估測(cè)試設(shè)備對(duì)相同的測(cè)試對(duì)象反復(fù)測(cè)試而能夠得到重復(fù)讀值的能力的參數(shù)。也就是說GR&R是用于描述測(cè)試設(shè)備的穩(wěn)定性和一致性的一個(gè)指標(biāo)。對(duì)于半導(dǎo)體測(cè)試設(shè)備，這一指標(biāo)尤為重要。 從數(shù)學(xué)角度來看，GR&R就是指實(shí)際測(cè)量的偏移度。測(cè)試工程師必須盡可能減少設(shè)備的GR&R值，過高的GR&R值表明測(cè)試設(shè)備或方法的不穩(wěn)定性。 如同GR&R名字所示，這一指標(biāo)包含兩個(gè)方面：可重復(fù)性和可復(fù)制性�？芍貜�(fù)性指的是相同測(cè)試設(shè)備在同一個(gè)操作員操作下反復(fù)得到一致的測(cè)試結(jié)果的能力�？蓮�(fù)制性是說同一個(gè)測(cè)試系統(tǒng)在不同操作員反復(fù)操作下得到一致的測(cè)試結(jié)果的能力。 當(dāng)然，在現(xiàn)實(shí)世界里，沒有任何測(cè)試設(shè)備可以反復(fù)獲得完全一致的測(cè)試結(jié)果，通常會(huì)受到5個(gè)因素的影響： 1， 測(cè)試標(biāo)準(zhǔn) 2， 測(cè)試方法 3， 測(cè)試儀器 4， 測(cè)試人員 5， 環(huán)境因素 所有這些因素都會(huì)影響到每次測(cè)試的結(jié)果，測(cè)試結(jié)果的精確度只有在確保以上5個(gè)因素的影響控制到最小程度的情況下才能保證。 有很多計(jì)算GR&R的方法，下面將介紹其中的一種，這個(gè)方法是由Automotive Idustry Action GROUP(AIAG)推薦的。首先計(jì)算由測(cè)試設(shè)備和人員造成的偏移，然后由這些參數(shù)計(jì)算最終GR&R值。 EQUIPMENT Variation (EV)：代表測(cè)試過程（方法和設(shè)備）的可重復(fù)性。它可以通過相同的操作員對(duì)測(cè)試目標(biāo)反復(fù)測(cè)試而得到的結(jié)果計(jì)算得來。 Appraiser Variation (AV)：表示該測(cè)試流程的可復(fù)制性�？梢酝ㄟ^不同操作員對(duì)相同測(cè)試設(shè)備和流程反復(fù)測(cè)測(cè)試所得數(shù)據(jù)計(jì)算得來。 GR&R的計(jì)算則是由上述兩個(gè)參數(shù)綜合得來。 必須指出的是測(cè)試的偏移不僅僅是由上述兩者造成的，同時(shí)還受PART Variation（PV）的影響。PV表示測(cè)試目標(biāo)不同所造成的測(cè)試偏差，通常通過測(cè)試不同目標(biāo)得到的數(shù)據(jù)計(jì)算而來。 現(xiàn)在讓我們來計(jì)算總偏差：Total Variation （TV），它包含了由R&R和PV所構(gòu)成的影響。 TV = sqrt((R&R)**+ PV**) 在一個(gè)GR&R報(bào)表中，最終的結(jié)果往往表示成：%EV, %AV, %R&R,和 %PV。他們分別表示EV,AV,R&R和PV相對(duì)TV的百分比。因此 %EV=(EV/TV)x100% %AV=(AV/TV)x100% %R&R=(R&R/TV)x100% %PV=(PV/TV)x100% %R&R如果大于10%，則此測(cè)試設(shè)備和流程是良好的；%R&R在10%和30% 之間表示可以接受；如果大于30%則需要工程人員對(duì)此設(shè)備和流程進(jìn)行改良。 * - 本貼最后修改時(shí)間：2006-6-28 19:24:31 修改者：code631 |
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| 作者： code631 于 2006/6/28 20:12:00 發(fā)布：
電氣測(cè)試可信度（Electrical TEST Confidence） 電氣測(cè)試可信度（Electrical TEST Confidence） 很多測(cè)試工程師都會(huì)發(fā)現(xiàn)測(cè)試的結(jié)果往往都不能預(yù)見，即使是用最先進(jìn)的ATE也不能保證測(cè)試結(jié)果的正確性。很多情況下，必須對(duì)產(chǎn)品重新測(cè)試（retest），浪費(fèi)了大量時(shí)間。 電氣測(cè)試可信度簡(jiǎn)而言之就是衡量一個(gè)測(cè)試設(shè)備提供給使用者測(cè)試結(jié)果正確性的指標(biāo)。一個(gè)電氣測(cè)試可信度很高的測(cè)試設(shè)備無需作重復(fù)的retest，從而節(jié)省大量寶貴的測(cè)試時(shí)間。 如果把第一次測(cè)試下來的失效器件（rejects）重測(cè)，其中有些可能會(huì)通過測(cè)試，原因在于原始的錯(cuò)誤可能由測(cè)試設(shè)備造成的，而非器件本身。這樣的失效被稱為“非正常失效”（invalid），測(cè)試可信度可以通過衡量這些“非正常失效”的數(shù)量來計(jì)算。 非正常失效產(chǎn)生有很多原因： 1， DUT和測(cè)試頭之間接觸不良 2， 測(cè)試設(shè)備硬件問題 3， 不合理的硬件搭構(gòu) 4， 金屬接觸面氧化或污染導(dǎo)致接觸失效 5， 測(cè)試環(huán)境濕度過高 6， GR&R過高 其中第一條是很多測(cè)試工程師面臨的普遍問題，其原因有： 1， DUT引腳和接觸面沒有對(duì)齊 2， 接觸器件老化 3， 接觸器件氧化和污染 4， 接觸面濕度太大 很多公司試圖解決這個(gè)問題，畢竟其他的問題可以在產(chǎn)品測(cè)試正式release之前解決： 1， 測(cè)試程序調(diào)試和設(shè)計(jì) 2， 正確設(shè)置測(cè)試限值 3， 使用性能優(yōu)良的測(cè)試設(shè)備 4， 使用可靠的接觸件 5， 測(cè)試環(huán)境優(yōu)化等等 由此可見，電氣測(cè)試可信度很大程度上依賴于電氣接觸可靠性。具體的說，就是電氣測(cè)試中各部件正確良好接觸的幾率。90%的電氣測(cè)試可信度就表示平均100個(gè)被測(cè)器件中有90個(gè)獲得良好接觸而其他10個(gè)則遇到了電氣接觸問題。 通過幾輪的重測(cè)可以將這些非正常失效器件變成好的器件，因此重測(cè)獲得的非正常失效器件的數(shù)量也由電氣測(cè)試可信度決定。 假設(shè)初測(cè)成品率為Y1,那么這批產(chǎn)品真正的成品率為Y=Y1/C，其中C為該系統(tǒng)電氣測(cè)試可靠度。 如果這批產(chǎn)品重測(cè)成品數(shù)量為R2，R2=Q(1-Y1)，其中Q為產(chǎn)品總數(shù)。 重測(cè)成品率為YY，YY = Rinvalid/R2 而 重測(cè)后增加的成品率Y2 = (Rinvalid/R2) x C. 通過計(jì)算可得：C = 1 - [Y2(1-Y1) / Y1] C：測(cè)試系統(tǒng)測(cè)試可信度 Y1：初測(cè)成品率 Y2：重測(cè)后成品率 有人觀察過RFIC測(cè)試的結(jié)果得出如下結(jié)論： 1， C小于85%的測(cè)試是不合理的，應(yīng)該重寫 2， C大于95%的測(cè)試無需重測(cè) 3， C在85%和95%之間的需要重測(cè) 當(dāng)然以上數(shù)據(jù)不一定適合所有公司和所有產(chǎn)品，公司的測(cè)試經(jīng)理應(yīng)該通過計(jì)算得適合自己產(chǎn)品的測(cè)試原則，這是對(duì)測(cè)試專業(yè)人員提出的挑戰(zhàn)。 |
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| 作者： code631 于 2006/6/28 20:32:00 發(fā)布：
電氣測(cè)試的限值空間（Guardband） 電氣測(cè)試的限值空間（Guardband） 很多測(cè)試工程師認(rèn)為電氣測(cè)試參數(shù)的限值就是在進(jìn)行參數(shù)測(cè)試的時(shí)候設(shè)定的允許范圍，電測(cè)限值的使用是為了在產(chǎn)品量測(cè)的時(shí)候相對(duì)產(chǎn)品電氣標(biāo)準(zhǔn)參數(shù)更保守，從而降低客戶使用產(chǎn)品時(shí)出現(xiàn)問題的幾率。 在大部分半導(dǎo)體測(cè)試工序中，往往采用兩個(gè)版本的測(cè)試程序： 1， 產(chǎn)品量測(cè)程序 2， 質(zhì)量確認(rèn)程序（QA） 前者用于產(chǎn)品量測(cè)線上，后者則用于抽樣測(cè)試。 QA測(cè)試用于確保通過量測(cè)的產(chǎn)品是真正的沒有問題，由于被測(cè)器件已經(jīng)通過量測(cè)程序，理論上他們應(yīng)該100%通過QA測(cè)試。因此，QA不通過的器件將被重點(diǎn)調(diào)查。 QA測(cè)試程序是根據(jù)產(chǎn)品參數(shù)標(biāo)準(zhǔn)來設(shè)計(jì)的，而量測(cè)程序則是使用了更加嚴(yán)格的測(cè)試限值。很多測(cè)試同時(shí)有上下限值，在這種情況下，必須保證兩者都是用更加嚴(yán)格的限值。 那么，為什么在量測(cè)和QA之間有一個(gè)限值空間呢？答案在于沒有兩個(gè)測(cè)試系統(tǒng)的完全一致的，兩個(gè)系統(tǒng)總會(huì)給出不同的測(cè)試量結(jié)果。這可能導(dǎo)致一個(gè)器件在不同系統(tǒng)上測(cè)試得到不同的結(jié)果，事實(shí)上即使同一個(gè)系統(tǒng)上多次測(cè)試的結(jié)果也可能不盡相同。 測(cè)試系統(tǒng)的不一致性原因很多，而且很難全部解決，這也是為什么在量測(cè)和QA測(cè)試之間留置限值空間的原因。 |
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| 作者： 21engineer 于 2006/6/28 20:32:00 發(fā)布：
很不錯(cuò)，值得一看。 很不錯(cuò)，值得一看，能不能給出原文的出處。 |
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| 6樓： | >>參與討論 |
| 作者： code631 于 2006/6/28 20:55:00 發(fā)布：
電氣測(cè)試參數(shù) CPK 電氣測(cè)試參數(shù) CPK CPK = PROCESS capability index. 一個(gè)工序的性能可以由結(jié)果的集中度和距離標(biāo)準(zhǔn)的偏移度來衡量。對(duì)于一個(gè)結(jié)果可以由正態(tài)分布表示的工序來說，它的性能可以由CpK來表示。 一個(gè)工序的CpK指數(shù)表示該工序輸出結(jié)果在上下限之間的集中度和偏移度。實(shí)際上，CpK代表了輸出結(jié)果的和平均值之間的距離和比較近的標(biāo)準(zhǔn)限值之間的比率。（也就是3個(gè)sigma） 如果結(jié)果的平均值更靠近下限（LSL），假設(shè)標(biāo)準(zhǔn)差為Stdev,那么Cpk = (Mean-LSL) / (3 Stdev)。如果結(jié)果平均值更靠近上限（USL）那么Cpk = (USL-Mean) / (3 Stdev)。 理想情況就是輸出值一直在分布的正中間，那么Stdev=0,CpK=無限大。 當(dāng)輸出值離中間值越來越遠(yuǎn)，CpK將減小。CpK減小代表了該工序產(chǎn)生結(jié)果在標(biāo)準(zhǔn)限值之外的可能性怎增大了。因此，每個(gè)CpK的值可以表示相應(yīng)的失效比率（PPM）。 下表列出CpK和相應(yīng)的PPM值，在半導(dǎo)體業(yè)中，CpK的標(biāo)準(zhǔn)值應(yīng)在1.67左右，最低不能低于1.33。 |
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| 7樓： | >>參與討論 |
| 作者： code631 于 2006/6/28 21:00:00 發(fā)布：
CPK and PPM 1
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| 8樓： | >>參與討論 |
| 作者： code631 于 2006/6/28 21:13:00 發(fā)布：
CpK CpK在半導(dǎo)體測(cè)試中用于描述測(cè)試工序的穩(wěn)定度，它只適用于測(cè)試結(jié)果呈正態(tài)分布的情況下。CpK衡量?jī)蓚�(gè)指標(biāo)： 1， 測(cè)試結(jié)果靠近中間值的距離 2， 測(cè)試結(jié)果分布情況 CpK越高表示測(cè)試工序越好。 在電氣測(cè)試中，CpK只能用于有數(shù)量讀值并能構(gòu)成正態(tài)分布的測(cè)試結(jié)果。 一個(gè)低的CpK暗示了3件事： 1， 結(jié)果的平均值遠(yuǎn)離中間值 2， Stdev太大 3， 兩者皆是 測(cè)試工程師因該能夠通過觀察CpK變化尋找提高CpK的方法。 推薦的解決方法有：排出無效數(shù)據(jù)，維修出錯(cuò)的測(cè)試設(shè)備，調(diào)試測(cè)試程序，重新定義上下限值。 |
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| 9樓： | >>參與討論 |
| 作者： code631 于 2006/6/28 23:26:00 發(fā)布：
to be continued... 未完待續(xù)。。。 |
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| 10樓： | >>參與討論 |
| 作者： code631 于 2006/6/29 20:19:00 發(fā)布：
電氣測(cè)試良品率模型（TEST yield) 電氣測(cè)試良品率模型 良品率就是通過電氣測(cè)試的器件數(shù)量和器件總數(shù)量的比例，同常用百分比來表示。所有半導(dǎo)體廠商想方設(shè)法提高良品率，低良品率意味著成本的提高。良品率低的原因有很多，包括工藝問題，產(chǎn)品設(shè)計(jì)問題等等。 下面舉例說明工藝問題導(dǎo)致良品率低： 1， 氧化層厚度不勻 2， 參雜濃度不勻，導(dǎo)致某些區(qū)域的電阻增大 3， 掩模版偏移 4， 離子污染 5， 多晶硅層厚度不勻 設(shè)計(jì)失誤也會(huì)導(dǎo)致低良品率，對(duì)工藝過度敏感的器件不能經(jīng)受生產(chǎn)工程的正常參數(shù)變化。 即使器件設(shè)計(jì)和制造工藝沒有問題，某些產(chǎn)品批次也會(huì)遇到低良品率，這有可能是由于硅片的“點(diǎn)壞區(qū)”造成的。因?yàn)樵诠杵a(chǎn)過程中，很容易受到灰塵的污染，硅片的某個(gè)區(qū)域就不能正常工作。 我么必須了解低良品率的原因來降低生產(chǎn)的成本。這可以通過數(shù)學(xué)方法“良品率模型”來獲得，它將失效密度（defect density）轉(zhuǎn)化為可以預(yù)計(jì)的良品率。通常我們使用泊松模型，墨菲模型，指數(shù)模型和Seeds模型來計(jì)算。 半導(dǎo)體廠商往往通過實(shí)際數(shù)據(jù)來選擇合適的數(shù)學(xué)模型。比如一個(gè)晶圓廠的良品率數(shù)據(jù)可能是根據(jù)晶元大小對(duì)比其他數(shù)學(xué)模型而得來的。 一個(gè)簡(jiǎn)單的良品率數(shù)學(xué)模型假設(shè)造成良品率損失的原因是平均的失效密度和隨機(jī)的失效點(diǎn)分布。如果該晶圓上有很多晶元（N）其中有很多隨機(jī)分布的失效晶元（n），那么一個(gè)晶元存在k個(gè)失效晶元的可能性可以根據(jù)泊松分布估算：Pk = e-m (mk/k!) 其中 m = n/N。假設(shè)Y為良品率那么Y就是 一個(gè)晶元沒有任何失效的可能性即K=0，Y = e-m。設(shè)D為晶元的失效密度，那么D=n/N/A=n/NA，其中A是每個(gè)晶元的面積，由m=n/N，m為每個(gè)晶元平均的失效晶元數(shù)即AD。因此Y = e (-AD),這也就是泊松良品率模型。 許多專家提出泊松分布估算的良品率太低了因?yàn)槭Ьгǔ２粫?huì)隨機(jī)分布在晶圓上，他們一般都集中在某個(gè)區(qū)域。這種現(xiàn)象導(dǎo)致估算的良品率要比實(shí)際良品率低的多。 另一個(gè)簡(jiǎn)單的數(shù)學(xué)模型假設(shè)失效晶元是不均勻的分布，此時(shí)良品率Y= 0∫∞ e (-AD) f(D) dD，其中f(D)為失效密度分布函數(shù)。假設(shè)有一個(gè)三角形的失效密度分布函數(shù)如下圖1所示，那么Y = [(1-e(-AD))/(AD)]2，此時(shí)模型被稱為墨菲模型。如果失效密度分布函數(shù)為長(zhǎng)方形的（圖2）那么Y = (1-e(-2AD))/(2AD)，許多實(shí)驗(yàn)數(shù)據(jù)都和此模型吻合。 另一個(gè)數(shù)學(xué)模型稱為指數(shù)良品率模型，它假設(shè)極高的失效密度只會(huì)集中在某個(gè)小區(qū)域內(nèi)。因此它很適用于高失效密度集中的情況下，Y=1/(1+AD)。 最后Seeds模型給出的方程式Y(jié) = e – sqrt(AD).
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| 11樓： | >>參與討論 |
| 作者： code631 于 2006/6/29 21:39:00 發(fā)布：
晶圓測(cè)試和老化(Waferlevel TEST and burn-in) 晶圓測(cè)試和老化(Waferlevel TEST and burn-in) 晶圓測(cè)試和老化（簡(jiǎn)稱WLTBI）指對(duì)半導(dǎo)體器件在未包裝之前進(jìn)行電氣測(cè)試和老化。老化是指通過加壓加熱對(duì)半導(dǎo)體器件進(jìn)行老化從而分辨可靠性較差的器件。 WLTBI通常要使用晶圓探針臺(tái)以連接晶圓上細(xì)小的引腳，而探針臺(tái)也提供了測(cè)試和老化所需要的溫度。 WLTBI不僅可以提供早期測(cè)試，也適用于 1， 裸片器件（KGD，know GOOD die） 2， 晶元級(jí)封裝器件 最理想的情況就是所有的測(cè)試都能在晶圓級(jí)完成，這樣就不需要最終測(cè)試，可以節(jié)省大量成本。不過，目前的WLTBI只不過是傳統(tǒng)晶圓制造的后端延伸。 WLTBI基本的原理和普通的半導(dǎo)體器件終測(cè)沒什么區(qū)別，都是通過對(duì)DUT加激勵(lì)并觀察其輸出功能來判別器件的好壞，區(qū)別在于如何對(duì)器件進(jìn)行激勵(lì)。在終測(cè)時(shí)，電流和電壓是通過ATE連接器件引腳而進(jìn)入器件內(nèi)部。在老化時(shí)，器件被放置于烤箱中并由老化板提供所需的電壓電流。 而在WLTBI中，電流和電壓是通過器件接觸腳直接輸入到電路內(nèi)部。 來自WLTBI的挑戰(zhàn)之一是如何取得可靠的探針和引腳接觸。如果在測(cè)試和老化過程中出現(xiàn)不良的接觸則會(huì)引起很多問題：低良品率，老化不徹底，電壓過載（EOS）等。 |
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| 12樓： | >>參與討論 |
| 作者： code631 于 2006/6/29 22:24:00 發(fā)布：
Boundary-Scan 測(cè)試 / JTAG 標(biāo)準(zhǔn) Boundary-Scan 測(cè)試 / JTAG 標(biāo)準(zhǔn) Boundary-Scan 測(cè)試，也就是JTAG標(biāo)準(zhǔn)指的是IEEE 1149.1號(hào)規(guī)范。這個(gè)規(guī)范規(guī)定了一系列的設(shè)計(jì)規(guī)范，用于定義半導(dǎo)體器件在器件級(jí)，電路級(jí)和系統(tǒng)級(jí)的測(cè)試，編程和調(diào)試。JTAG是“Joint TEST Action GROUP”的縮寫，該組織聯(lián)合也為世界上大部分電子廠商所支持。 在過去的20年發(fā)展而來的眼花繚亂的半導(dǎo)體表面貼裝技術(shù)（SMT）形成了復(fù)雜而高密度的電路板，對(duì)電路板上的元件進(jìn)行調(diào)試變得非常困難，主要原因是由于缺乏對(duì)每個(gè)元件的單獨(dú)訪問的可能性。 現(xiàn)代半導(dǎo)體器件的引腳數(shù)和封裝形式使得傳統(tǒng)的單獨(dú)測(cè)試變得幾乎不可能。為了解決這個(gè)問題，1985年JTAG成立，并定義了Boundary-Scan 測(cè)試的標(biāo)準(zhǔn)。 Boundary-Scan測(cè)試主要采用了在器件電路中加入了特殊測(cè)試電路，通過這個(gè)電路可以在電路板級(jí)測(cè)試中同時(shí)測(cè)試器件和電路板。這個(gè)特殊電路允許輸入信號(hào)從器件的輸入腳進(jìn)入并從輸出腳串行導(dǎo)出，使得對(duì)該器件的測(cè)試可以由僅僅4個(gè)引腳完成。這項(xiàng)技術(shù)已經(jīng)成為當(dāng)今最流行的DFT技術(shù)之一。 這樣做的好處是顯而易見的： 1， 顯著地減少板上的物理引腳數(shù) 2， 提高器件的密度 3， 減少測(cè)試設(shè)備成本 4， 縮短測(cè)試時(shí)間 5， 提高測(cè)試效率 一個(gè)標(biāo)準(zhǔn)JTAG器件具備： 1， 在每個(gè)輸入輸出腳都有一個(gè)Boundary Cell 2， 傳輸路徑（或傳輸鏈）用于連接Boundary Cell 3， 4到5個(gè)引腳用于控制JTAG信號(hào) 4， TEST Access PORT（TAP）用于在測(cè)試過程中的控制信號(hào) 5， 16態(tài) TAP控制器或State Machine用于控制測(cè)試狀態(tài) 在正常工作狀態(tài)下，Boundary Cell沒有什么作用。在測(cè)試模式下，這些Cell將被激活并捕捉在每個(gè)輸入輸出腳的信號(hào)流，繞過正常模式下的輸入輸出腳。Boundary Cells基本上是由Multiplexer和移位寄存器構(gòu)成。 TAP只是一個(gè)簡(jiǎn)單的接觸口，它的標(biāo)準(zhǔn)由IEEE1449.1所定義：至少由4或5個(gè)腳組成，這些引腳被用于實(shí)現(xiàn)JTAG串行協(xié)議： 1， TCK：時(shí)鐘信號(hào)，用于同步內(nèi)部TAP控制和State Machine工作狀態(tài) 2， TMS：模式選擇，在時(shí)鐘上升沿觸發(fā)并決定State Machine的下一個(gè)狀態(tài) 3， TDI：數(shù)據(jù)輸入 4， TDO：數(shù)據(jù)輸出 5， TRST：（可選）異步重置 JTAG標(biāo)準(zhǔn)器件的Boundary Scan LOGIC的屬性和容量是由一個(gè)外部文件定義的，名叫“Boundary-Scan DESCRIPTION Language”（BSDL）。BSDL文件由器件生產(chǎn)商提供，通過它來提供該器件進(jìn)行Boundary Scan所需的算法機(jī)制。 在用Boundary Scan對(duì)器件測(cè)試時(shí)，必須遵循下面步驟： 1， 外部測(cè)試設(shè)備提供調(diào)試輸入信號(hào)給DUT的輸入腳 2， 該輸入腳的Boundary Cell捕捉輸入信號(hào) 3， 輸入數(shù)據(jù)通過TDI腳串行輸入到Core中 4， 輸出數(shù)據(jù)由TDO腳串行輸出 5， 外部測(cè)試設(shè)備接受輸出數(shù)據(jù)并比較結(jié)果 電路板上的故障如斷路，器件缺失，器件反向等都可以由此檢測(cè)。 |
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| 作者： code631 于 2006/6/29 23:00:00 發(fā)布：
內(nèi)建自測(cè)（Built-in Self TEST） 內(nèi)建自測(cè)（Built-in Self TEST） Built-in Self TEST 簡(jiǎn)稱BIST是在設(shè)計(jì)時(shí)在電路中植入相關(guān)功能電路用于提供自我測(cè)試功能的技術(shù)，以此降低器件測(cè)試對(duì)自動(dòng)測(cè)試設(shè)備（ATE）的依賴程度。 BIST是一種DFT（Design for TESTability）技術(shù)，它可以應(yīng)用于幾乎所有電路，因此在半導(dǎo)體工業(yè)被廣泛應(yīng)用。舉例來說，在DRAM中普遍使用的BIST技術(shù)包括在電路中植入測(cè)試圖形發(fā)生電路，時(shí)序電路，模式選擇電路和調(diào)試測(cè)試電路。 BIST技術(shù)的快速發(fā)展很大的原因是由于居高不下的ATE成本和電路的高復(fù)雜度�，F(xiàn)在，高度集成的電路被廣泛應(yīng)用，測(cè)試這些電路需要高速的混合信號(hào)測(cè)試設(shè)備。BIST技術(shù)可以通過實(shí)現(xiàn)自我測(cè)試從而減少對(duì)ATE的需求。 BIST技術(shù)也可以解決很多電路無法直接測(cè)試的問題，因?yàn)樗麄儧]有直接的外部引腳，比如嵌閃�？梢灶A(yù)見，在不久的將來即使最先進(jìn)的ATE也無法完全測(cè)試最快的電路，這也是采用BIST的原因之一。 采用BIST技術(shù)的優(yōu)點(diǎn)在于： 1， 降低測(cè)試成本 2， 提高錯(cuò)誤覆蓋率 3， 縮短測(cè)試所需時(shí)間 4， 方便客戶服務(wù) 5， 獨(dú)立測(cè)試的能力 缺點(diǎn) 1， 額外的電路占用寶貴面積 2， 額外的引腳 3， 可能存在的測(cè)試盲點(diǎn) 采用BIST所存在的問題： 1， 哪些測(cè)試需要BIST完成？ 2， 最多允許多少額外的面積？ 3， 需要什么樣的外部激勵(lì)？ 4， 測(cè)試所需時(shí)間和效率？ 5， BIST是固定的還是可編程的？ 6， 采用BIST將對(duì)現(xiàn)有工序產(chǎn)生什么影響？ BIST技術(shù)大致可以分兩類： LOGIC BIST(LBIST) 和 MEMORY BIST (MBIST) LBIST通常用于測(cè)試隨機(jī)邏輯電路，一般采用一個(gè)偽隨機(jī)測(cè)試圖形生成器來產(chǎn)生輸入測(cè)試圖形，應(yīng)用于器件內(nèi)部機(jī)制；而采用多輸入寄存器（MISR）作為獲得輸出信號(hào)產(chǎn)生器。 MBIST只用于存儲(chǔ)器測(cè)試，典型的MBIST包含測(cè)試電路用于加載，讀取和比較測(cè)試圖形。目前存在幾種業(yè)界通用的MBIST算法，比如“March”算法。Checkerboard算法等等。 另一種比較少見的BIST稱為Array BIST，它是MBIST的一種，專門用于嵌入式存儲(chǔ)器的自我測(cè)試。ANALOG BIST,則用于模擬電路的自我測(cè)試。 BIST技術(shù)正成為高價(jià)ATE的替代方案，但是BIST技術(shù)目前還無法完全取代ATE，他們將在未來很長(zhǎng)一段時(shí)間內(nèi)共存。 |
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| 作者： code631 于 2006/6/29 23:35:00 發(fā)布：
自動(dòng)測(cè)試圖形向量生成（ATPG） 自動(dòng)測(cè)試圖形向量生成（ATPG） Automatic TEST Pattern Generation（ATPG）是在半導(dǎo)體電氣測(cè)試中使用的測(cè)試圖形向量由程序自動(dòng)生成的過程。測(cè)試向量按順序地加載與器件的輸入腳上，輸出的信號(hào)被收集并與預(yù)算好的測(cè)試向量相比較從而判斷測(cè)試的結(jié)果。ATPG的有效性是衡量測(cè)試錯(cuò)誤覆蓋率的重要指標(biāo)。 一個(gè)ATPG的周期可以分為兩個(gè)階段： 1， 測(cè)試的生成 2， 測(cè)試的應(yīng)用 在測(cè)試的生成過程中，針對(duì)電路的設(shè)計(jì)的測(cè)試模型在Gate或TRANSISTOR Level產(chǎn)生，以使錯(cuò)誤的電路能夠被該模型所偵測(cè)。這個(gè)過程基本上是個(gè)數(shù)學(xué)過程，可以通過以下幾個(gè)方法獲得： 1， 手工方法 2， 算法產(chǎn)生 3， 偽隨機(jī)產(chǎn)生 – 軟件通過復(fù)雜的ATPG程序產(chǎn)生測(cè)試圖形向量。 在創(chuàng)建一個(gè)測(cè)試時(shí)，我們的目標(biāo)應(yīng)該是在有限存儲(chǔ)空間內(nèi)執(zhí)行高效的測(cè)試圖形向量。由此可見，ATPG必須在滿足一定錯(cuò)誤覆蓋率的情況下，產(chǎn)生盡可能少的測(cè)試向量。主要考慮到下述因素： 1， 建立最小測(cè)試組所需的時(shí)間 2， 測(cè)試圖形向量的大小，軟件，硬件的需求 3， 測(cè)試過程的長(zhǎng)度 4， 加載測(cè)試圖形向量所需的時(shí)間 5， 外部設(shè)備？ 現(xiàn)在被廣泛使用的ATPG算法包括：D算法，PODEM算法和FAN算法。任何算法都需要一種叫“path sensitization”的技術(shù)，它指的是在電路中尋找一條路徑以使得路徑中的錯(cuò)誤能都表現(xiàn)在路徑的輸出端。 最廣泛應(yīng)用的算法是D算法，D代表1而D’代表0，D和D’互補(bǔ)，具體的方法在此不再累述。 ATPG產(chǎn)生過程包含以下步驟： 1， 錯(cuò)誤選擇，選擇需要測(cè)試的錯(cuò)誤 2， 初始，尋找合適的輸入向量集 3， 傳輸向量集 4， 比較結(jié)果 |
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| 15樓： | >>參與討論 |
| 作者： 解牛 于 2006/7/1 20:25:00 發(fā)布：
受教了 這個(gè)應(yīng)該是實(shí)際生產(chǎn)中的流程吧》？？ |
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| 16樓： | >>參與討論 |
| 作者： bsbjx 于 2006/7/3 9:25:00 發(fā)布：
好!!!頂!!! |
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| 17樓： | >>參與討論 |
| 作者： code631 于 2006/7/3 16:12:00 發(fā)布：
解牛同學(xué) 沒錯(cuò)，不想多談測(cè)試?yán)碚摰木唧w東西，因?yàn)檫@方面已經(jīng)有很多資料了。 |
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| 18樓： | >>參與討論 |
| 作者： epprom 于 2006/7/5 21:44:00 發(fā)布：
封裝后的產(chǎn)品和封裝前的測(cè)試數(shù)據(jù)差異較大。 請(qǐng)教個(gè)問題，封裝后的產(chǎn)品和封裝前的測(cè)試數(shù)據(jù)差異較大。 請(qǐng)教封裝的原因?qū)е庐a(chǎn)品良率受到影響該如何解決？ |
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| 19樓： | >>參與討論 |
| 作者： code631 于 2006/7/6 16:56:00 發(fā)布：
封裝影響測(cè)試數(shù)據(jù) 封裝前是prober測(cè)試，接觸性能和包裝后測(cè)試是不同的。也有可能是bongding問題，當(dāng)然還要看是什么樣的測(cè)試。 |
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| 20樓： | >>參與討論 |
| 作者： epprom 于 2006/7/17 15:03:00 發(fā)布：
1.自動(dòng)測(cè)試圖形向量的意思不太懂,在測(cè)試中向量是什麼? 1.自動(dòng)測(cè)試圖形向量的意思不太懂,在測(cè)試中向量是什麼? 2.CPK與PPM的關(guān)系之中,1-side ,2-side是什麼意思?請(qǐng)教了謝謝 |
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| 21樓： | >>參與討論 |
| 作者： lyl16 于 2006/7/21 19:40:00 發(fā)布：
問好！ 你好！ 我是搞測(cè)試的，同行！ |
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| 22樓： | >>參與討論 |
| 作者： iraq 于 2006/7/24 12:55:00 發(fā)布：
都是些基本當(dāng)?shù)貣|西 |
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| 23樓： | >>參與討論 |
| 作者： ljz7529 于 2006/8/9 18:15:00 發(fā)布：
GOOD JOB!! MEN !! Nice web!! |
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| 24樓： | >>參與討論 |
| 作者： peterwb 于 2006/8/10 9:42:00 發(fā)布：
渴望樓主可否留下ＱＱ或ＭＳＮ 十分受教 渴望樓主可否留下ＱＱ或ＭＳＮ 以求請(qǐng)教和交流哈？ |
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| 25樓： | >>參與討論 |
| 作者： allenxhw 于 2006/8/15 20:39:00 發(fā)布：
回答 1-side 2-side 是CPK圖中單邊、雙邊容差的意思 在規(guī)格值中有單邊、雙邊之分的 哈哈，我也是學(xué)習(xí)學(xué)習(xí)！ |
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| 26樓： | >>參與討論 |
| 作者： anrui 于 2006/8/22 9:11:00 發(fā)布：
受教了 值！ 得！ |
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| 27樓： | >>參與討論 |
| 作者： gcqsmile 于 2006/9/7 12:59:00 發(fā)布：
好啊 謝謝 |
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| 28樓： | >>參與討論 |
| 作者： sf101mabo 于 2006/9/7 14:50:00 發(fā)布：
29878047 IC采購和交流的好去處,謝謝光臨 |
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| 29樓： | >>參與討論 |
| 作者： HT7805 于 2007/1/24 9:56:00 發(fā)布：
測(cè)試系統(tǒng)測(cè)試可信度，好像有點(diǎn)問題 文章中說： 通過計(jì)算可得：C = 1 - [Y2(1-Y1) / Y1] C：測(cè)試系統(tǒng)測(cè)試可信度 Y1：初測(cè)成品率 Y2：重測(cè)后成品率 那如果我首測(cè)和重測(cè)良率都為80%，那么C=80%。不是要變的不合理。 |
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| 30樓： | >>參與討論 |
| 作者： wangxl914 于 2007/3/22 11:10:00 發(fā)布：
怎么沒內(nèi)容 怎么沒內(nèi)容 |
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| 31樓： | >>參與討論 |
| 作者： 劉亞龍 于 2007/4/22 14:52:00 發(fā)布：
看不到？？ 怎么沒看到內(nèi)容？？？？？？ |
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