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EPM7128S的IO腳與74LVT16245連接的問題 |
| 作者：aray2000 欄目：ARM技術(shù) |
在我的電路中，用CPLD芯片EPM7128S.html">EPM7128S來擴展ARM44B0的IO口， 其中EPM7128直接與74LVT16245的A PORT連接， EPM7128的VCCIO用3.3V供電，VCCINT用5V供電， 74LVT16245是3.3V供電，其接口能兼容5V的信號， 打算采用CPLD的輸出來控制74LVT16245的OE, DIR腳， 同時74LVT16245的A PORT上全部連接CPLD剩余的其它IO引腳。 現(xiàn)在問題是，沒焊上74LVT16245之前，EPM7128S.html">EPM7128S工作正常。 但是焊上74LVT16245之后，EPM7128明顯有點燙手…… 不知道這是什么原因造成的？ 另外，EPM7128S.html">EPM7128S的DATASHEET提到 開漏輸出選項（Open-Drain OUTPUT Option） 具體應(yīng)該在哪里可以選用此選項？是在 Quartus II的PIN PLANER里面設(shè)置管腳的IO STANDARD里設(shè)置嗎？ 在IO STANDARD里面可以選擇IO口的電平類型有：TTL, LVTTL, LVCMOS |
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