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| 作者：elvishappy 欄目：技術(shù)交流 |
我用LC5512MV-75Q208芯片用VHDL設(shè)計(jì)好邏輯之后想要生成JED文件時(shí)遇到了奇怪的事情：在constraint editor里所有的輸入引腳都不見了....看了warning才知道些所有輸入腳都被自動(dòng)移除掉了，下面是warning: Warning 13707: Unused pin 'clk' removed. Warning 13707: Unused pin 'datain' removed. 可是clk和datain兩個(gè)輸入明明在程序中用到的呀，請(qǐng)知道怎么解決的朋友幫一下。。。 |
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