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請教降低模擬信號噪聲的好方法 |
| 作者：gewei1978 欄目：模擬技術(shù) |
應(yīng)該說是干擾更準(zhǔn)確。目前輸出的模擬信號有效幅度范圍500mV左右，用示波器看信號上疊加的紋波最大有100mV,頻率在800KHZ左右。 目前采取的降躁措施主要是： 1.大面積鋪地，增加地過孔，總之原則是縮短回流路徑，降低地阻抗。 2.輸入的數(shù)字信號經(jīng)光耦隔離，數(shù)字地與模擬地用磁珠隔離 但是效果都不明顯，希望紋波能控制在30mv，請教有什么好方法。 |
| 2樓： | >>參與討論 |
| 作者： VPYONG 于 2006/11/26 15:54:00 發(fā)布：
有源濾波把干擾排在帶外 有源濾波把干擾排在帶外 |
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| 3樓： | >>參與討論 |
| 作者： tpe1026 于 2006/11/26 16:14:00 發(fā)布：
RE: 是什么信號？如果是音頻信號可用ＢＡ３１２１． |
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| 4樓： | >>參與討論 |
| 作者： 尤新亮 于 2006/11/26 16:18:00 發(fā)布：
要求不高啊 |
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| 5樓： | >>參與討論 |
| 作者： gewei1978 于 2006/11/26 17:26:00 發(fā)布：
4樓的有什么好方法么 回3樓，不是音頻，是紅外信號，算視頻：） 回4樓，有什么好方法么，多指教 |
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| 6樓： | >>參與討論 |
| 作者： 尤新亮 于 2006/11/26 19:35:00 發(fā)布：
你把信號處理過程講一下 |
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| 7樓： | >>參與討論 |
| 作者： wahahacat 于 2006/11/26 23:05:00 發(fā)布：
如果頻率不同的話挺好辦的. |
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| 8樓： | >>參與討論 |
| 作者： gewei1978 于 2006/11/26 23:37:00 發(fā)布：
信號處理過程 1FPGA將存在SRAM內(nèi)的一幅圖象數(shù)據(jù)送到DAC，數(shù)據(jù)刷新頻率為4MHZ； 2.DAC電流輸出接25歐姆電阻轉(zhuǎn)換為動態(tài)幅度為0～500mv的信號電壓； 3.后接兩級運放，第一級正向放大8倍，信號幅度范圍0～4.5V，第二級射隨輸出。 現(xiàn)在示波器測得信號電壓上總會疊加周期性的噪聲: 大概1.25us周期就會出現(xiàn)一段振幅在100mv左右的振鈴。因為后端采集對信號質(zhì)量要求很高，因此極希望能去掉這個噪聲。 盼賜教，謝謝為上 |
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| 9樓： | >>參與討論 |
| 作者： likee 于 2006/11/26 23:44:00 發(fā)布：
磁珠換電感 |
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| 10樓： | >>參與討論 |
| 作者： 尤新亮 于 2006/11/27 7:41:00 發(fā)布：
能否用示波器判斷干擾來之哪級 25μS的周期意味著什么？它與處理過程中的什么東西相等？ |
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| 11樓： | >>參與討論 |
| 作者： gewei1978 于 2006/11/27 8:32:00 發(fā)布：
不是25uS，是1.25uS 也就是不到800KHz吧，處理中沒有信號是這個頻率。 我現(xiàn)在是FPGA內(nèi)部產(chǎn)生時鐘，按4MHZ.html">4MHZ頻率刷新DAC，輸出信號。 實際工作的時候是外部輸入4MHZ.html">4MHZ的時鐘，F(xiàn)PGA接收到之后以此作為工作基準(zhǔn)，輸出數(shù)據(jù)。但是這樣的問題是信號上疊加有頻率為4MHZ的噪聲，后來在輸入數(shù)字信號后加數(shù)字隔離器，效果會好一點。 |
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| 12樓： | >>參與討論 |
| 作者： gewei1978 于 2006/11/27 9:49:00 發(fā)布：
磁珠換電感？ 是說模擬地和數(shù)字地的隔離嗎 這兩者效果有什么區(qū)別？ 謝謝 |
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| 13樓： | >>參與討論 |
| 作者： hzcook 于 2006/11/27 10:01:00 發(fā)布：
找到干擾源再想辦法啊，產(chǎn)生源和原因都不知道，好難哦 找到干擾源再想辦法啊，產(chǎn)生源和原因都不知道，好難哦 |
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| 14樓： | >>參與討論 |
| 作者： dangelzsp 于 2006/11/27 11:30:00 發(fā)布：
1 模擬地或數(shù)字地分開，單點通過磁主接，注意連接點一定在模擬地和數(shù)字地分割的地方。 另：如果還不能滿足要求，考慮把模擬和數(shù)字的電源也分開。 |
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| 15樓： | >>參與討論 |
| 作者： huzhang 于 2006/11/27 13:33:00 發(fā)布：
0歐姆電阻 磁珠換0歐姆電阻比較好。 電感一般用于電路的匹配和信號質(zhì)量的控制上。 電感體積大，雜散參數(shù)多，不穩(wěn)定。 0歐電阻相當(dāng)于很窄的電流通路，能夠有效地限制環(huán)路電流，使噪聲得到抑制。電阻在所有頻帶上都有衰減作用(0歐電阻也有阻抗)，這點比磁珠強 |
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| 16樓： | >>參與討論 |
| 作者： wojiubushini 于 2006/11/27 17:57:00 發(fā)布：
濾波+接地，在干擾源控制住 |
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| 17樓： | >>參與討論 |
| 作者： gewei1978 于 2006/11/27 20:44:00 發(fā)布：
干擾源找到了！ 謝謝大家的意見。 干擾源應(yīng)該算找到了。同樣的電路，以前用基于X86的PC104做上位主控機，最后輸出的模擬信號質(zhì)量非常好，DAC輸出經(jīng)兩級運放放大后的信號噪聲低于10mV，連每一級臺階都很清楚，跳變沿上也沒有任何過沖； 但是由于項目需要擴展功能，升級到目前選用的另一個公司的基于ARM平臺的PC104做主控機，輸出的信號質(zhì)量很差，有振鈴，每幾百KHZ出現(xiàn)一次，振幅在100mV左右，。 現(xiàn)在的問題就是： 1.PC104主機的操作和FPGA對DAC輸出數(shù)據(jù)和時序操作沒有任何關(guān)系，PC104先往SRAM里送數(shù)，完了以后FPGA再從SRAM里取數(shù)，輸出。那么這個噪聲究竟是怎么來的呢，難道是ARM板的PC104對電路的電磁干擾或輻射？ 2.當(dāng)用基于X86的PC104做主控機時，信號質(zhì)量很好，但是在插上數(shù)據(jù)電纜后，即便另一端還沒有連接采集板，信號質(zhì)量變差，疊加有6、70mV的噪聲。請問是否應(yīng)該重新做電纜，有經(jīng)驗的大蝦能指點做電纜應(yīng)該注意些什么嗎，多謝啦。 |
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| 18樓： | >>參與討論 |
| 作者： cloud_yun 于 2006/11/28 11:54:00 發(fā)布：
是不是用屏蔽電纜好一點呀 ，我是瞎說 是不是用屏蔽電纜好一點呀 ，我是瞎說 |
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| 19樓： | >>參與討論 |
| 作者： gewei1978 于 2006/11/28 16:41:00 發(fā)布：
正在做線 不知效果會怎樣 |
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