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FPGA （把50M降低為幾HZ,并且能用示波器測(cè)量出這個(gè)低頻） |
| 作者：starmoon 欄目：EDA技術(shù) |
我用XILINX 的FPGA(XC2S200),我想把一個(gè)50MHZ的頻率降低為幾HZ的：我設(shè)計(jì)了一個(gè)5位的計(jì)數(shù)器（從0～63），把最高位引出，作為被降低的時(shí)鐘輸出端，輸入端是時(shí)鐘入口。把這樣的4個(gè)計(jì)數(shù)器首位相連，就把50MHZ分了64×64×64×64份，然后把降低的時(shí)鐘輸出�？墒窃谑静ㄆ魃细撅@示不出來多少的頻率，而且也沒有波形。 說明：在ISE的設(shè)計(jì)中，我的50M先通過了一個(gè)CLKDLL，然后接到4個(gè)64倍的計(jì)數(shù)器上的。 請(qǐng)教：怎么才能正確降頻。 |
| 2樓： | >>參與討論 |
| 作者： zgl7903 于 2006/10/27 10:03:00 發(fā)布：
隨便說說 MODULE Clk_DEV (Resetn,Clk_in,Clk_Out); input Resetn; input Clk_in; OUTPUT Clk_Out; reg Clk_Out; parameter INPUT_CLK_FREQ = 50000000; parameter OUTPUT_CLK_FREQ = 4; parameter MAX_COUT_DATA = 2*INPUT_CLK_FREQ/OUTPUT_CLK_FREQ; integer Count_Reg; always @(negedge Resetn or posedge Clk_in) begin if(!Resetn) begin Count_Reg = 0; Clk_Out = 0; end else begin Count_Reg = Count_Reg+1; if(Count_Reg >= MAX_COUT_DATA) begin Count_Reg = 0; Clk_Out = !Clk_Out; end end end endMODULE |
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