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Verilog內(nèi)如何實(shí)現(xiàn)左移而不增加字長 |
| 作者：worminight 欄目：EDA技術(shù) |
Verilog內(nèi)如何實(shí)現(xiàn)左移而不增加字長？ 比如： 做移位寄存器，8位的reg，<<后字長變?yōu)?位（和C語言不同） 如何保證字長不增加？ 多謝各位 |
| 2樓： | >>參與討論 |
| 作者： cuittao 于 2006/7/25 8:11:00 發(fā)布：
移位可以這樣 移位可以這樣 input b; reg [n:0] A; always @(posedge clk) begin A = {A,b}; end |
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| 3樓： | >>參與討論 |
| 作者： oaipoaip 于 2006/7/25 13:04:00 發(fā)布：
A={A[n:1],b} |
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