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HDL與原理圖 |
| 作者：agua4auto 欄目：EDA技術 |
我剛開始用verilog HDL寫一塊MAX3000系列的芯片，用quartusII的時候發(fā)現(xiàn)他可以輸入原理圖，我要寫的芯片內容就是根據(jù)某塊板子的原理圖來的，那不是直接用原理圖更簡單？ 但如果只是簡單的將原理圖搬到CPLD里面，不是不就與ASIC的設計觀念不相符了呢？我們在使用CPLD的時候是不是大材小用了？ 想我這樣用根據(jù)原理圖寫HDL的話，如果ALTERA把軟件的原理圖部分搞的像protel那樣完整，不就根本不需要HDL了嗎？ 你們看我這個想法對嗎？ |
| 2樓： | >>參與討論 |
| 作者： LDFxidian 于 2006/7/19 22:21:00 發(fā)布：
想法太幼稚 原理圖在大型的邏輯設計中會很不好,用hdl語言則比較簡潔明白 |
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| 3樓： | >>參與討論 |
| 作者： noahid 于 2006/7/19 22:31:00 發(fā)布：
不一定 也不一定。只要開始劃分的好 原理圖反而有利于最后的組織 |
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| 4樓： | >>參與討論 |
| 作者： tuoluo 于 2006/7/21 18:12:00 發(fā)布：
嚴 原理圖設計復雜，而且改動很麻煩，讀起來很困難，幾乎不可能讀懂 |
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| 5樓： | >>參與討論 |
| 作者： hover99 于 2006/7/22 23:22:00 發(fā)布：
盡量使用HDL 除非電路非常簡單，或者對每個標準單元的driving非常清楚，否則盡量使用HDL，尤其是同步電路，用原理圖來實現(xiàn)很難保證系統(tǒng)的timing。 |
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| 6樓： | >>參與討論 |
| 作者： agua4auto 于 2006/7/23 13:02:00 發(fā)布：
這些書上都沒寫過吧 呵呵，謝謝各位了 |
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