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altera dcfifo問題請教！ |
| 作者：hankson 欄目：EDA技術 |
我使用了quartus 2里面的雙時鐘fifo，寫時鐘是27M，讀時鐘是25M，只用了data_in、data_out、clock_write、clock_read這四個端口，其他如write_request、read_request、read_empty、write_full這幾個都沒有用，用signaltap 2工具看，寫入數(shù)據端口有數(shù)據，讀出端口就是0，請問該怎樣使用quartus 2里面的雙時鐘fifo模塊，謝謝！ |
| 2樓： | >>參與討論 |
| 作者： hankson 于 2006/7/20 22:20:00 發(fā)布：
自己回復！ 我給write_request、read_request賦值為1，然后就有輸出了，但是有200多的計數(shù)延時，怎么這么大？然后感覺讀出的也不是按照25M時鐘輸出的。感謝關注，謝謝！ |
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