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CPLD很燙！(又遇到新問題） |
| 作者：hschina 欄目：技術(shù)交流 |
用ALTERA的EPM7160做了個(gè)接口電路。 TQFP100腳封裝。電源和VCCIO為5V。 綜合后的報(bào)告顯示： Total macrocells 121 / 160 (75%) Total pins 66 / 84 (78%) 共有21個(gè)輸出腳，其中15個(gè)腳連接CMOS器件輸入，6個(gè)腳連接ULN2003輸入。 實(shí)際應(yīng)用中，5V電源實(shí)際輸出值為5.2V左右。 已經(jīng)加了14×14×10的TQFP封裝專用的散熱片，但現(xiàn)在工作起來后，散熱片還是燙得手都放不上去。估計(jì)有70度以上吧。但芯片工作一切正常。 哪位高手能給指點(diǎn)一下，這種狀態(tài)正常么？還是應(yīng)該采取什么措施？ * - 本貼最后修改時(shí)間：2006-7-17 13:35:21 修改者：hschina |
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| 作者： 567 于 2006/7/14 16:27:00 發(fā)布：
不正常 器件型號是否是5V的？ IO口直接接電源或地，而此IO口設(shè)為輸出。 |
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| 作者： hschina 于 2006/7/14 17:50:00 發(fā)布：
已經(jīng)仔細(xì)檢查過，肯定不是這類的低級錯(cuò)誤。 器件肯定是5V規(guī)格的，IO的輸出口肯定沒有直接接電源或GND。 另外，還有另一個(gè)產(chǎn)品上用的CPLD，也是做IO接口的，也很燙。這兩個(gè)產(chǎn)品都在研發(fā)階段，功能已經(jīng)調(diào)通，就是熱的問題，讓我心里沒底。不敢投產(chǎn)啊。 |
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| 作者： chunyang 于 2006/7/14 18:37:00 發(fā)布：
應(yīng)該存在設(shè)計(jì)問題 如內(nèi)部邏輯問題或IO負(fù)載過大，正常情況下僅微溫。 |
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| 作者： linqing171 于 2006/7/14 19:23:00 發(fā)布：
內(nèi)部邏輯需要優(yōu)化 需要用時(shí)鐘整形的地方就整一下。有的時(shí)候仿真不出來。 特別是總線的方向選擇部分，最好半個(gè)時(shí)鐘的余量。 做個(gè)簡單的接口電路不加散熱片也能用。 把不用的IO接地設(shè)置成輸入狀態(tài)。電源用5.2高了一點(diǎn)。用3.3的可能更好一點(diǎn)。 不要做高溫老化實(shí)驗(yàn)。 不過我以前也做過很熱的，呵呵，我沒有用散熱片。 |
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| 作者： braver1985 于 2006/7/14 20:19:00 發(fā)布：
檢查原理圖及邏輯代碼和管腳分布 可以看看信號線上是否有沖突，負(fù)載是否過重、灌電流是否超限，是否存在大量I/O同時(shí)翻轉(zhuǎn)，降低時(shí)鐘頻率有否有效？？ |
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| 作者： chunxx 于 2006/7/15 0:30:00 發(fā)布：
時(shí)鐘頻率多大？ EMP7128、7160本來發(fā)熱就很猛，時(shí)鐘頻率高了更是如此。 |
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| 作者： computer00 于 2006/7/15 0:35:00 發(fā)布：
的確，我上次玩時(shí)，也發(fā)現(xiàn)有些發(fā)熱。但不至于燙手。 |
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| 作者： hschina 于 2006/7/15 16:48:00 發(fā)布：
RE:chunxx 什么叫時(shí)鐘��？ 比如總線操作，IOW 和 IOR 就是時(shí)鐘了吧。 關(guān)于時(shí)鐘整形和降低時(shí)鐘，就更暈了。哪里是CPLD的時(shí)鐘�。吭趺唇档桶。� 關(guān)于CPLD，我初學(xué)乍練的，真是不懂。書上也沒找到啊。各位再給指點(diǎn)指點(diǎn)。 |
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| 作者： chunxx 于 2006/7/16 14:10:00 發(fā)布：
同步時(shí)鐘啊 你總得有個(gè)系統(tǒng)基本時(shí)鐘，來同步各種觸發(fā)器邏輯。 一般CPLD連寄存器的時(shí)鐘不能太多，最好用同一個(gè)Clock，CPLD的 少量PIN作為GCLK，就是為時(shí)鐘準(zhǔn)備的。如果全部邏輯都用這個(gè)時(shí)鐘 同步，它的頻率當(dāng)然就是全部電路的最高運(yùn)行頻率。 CPLD，以及FPGA設(shè)計(jì)，有一個(gè)基本的原則：盡量使用同步邏輯，盡量用 相同的時(shí)鐘同步相關(guān)的邏輯。比如總線操作，不要用IOW、IOR的上下沿 觸發(fā)鎖存器，而是用系統(tǒng)市場觸發(fā)寄存器，在IOW為0時(shí)鎖存數(shù)據(jù)。你 注意看CPLD/FPGA設(shè)計(jì)方面的書，以及Altera/Xilinx/Lattice這些廠家的 Application Note，都有講到的。 如果異步邏輯用得多，內(nèi)部寄存器的翻轉(zhuǎn)不同步，可靠性會(huì)降低，發(fā)熱 也會(huì)加大，這里時(shí)鐘毛刺，競爭冒險(xiǎn)都會(huì)是原因。 |
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| 11樓： | >>參與討論 |
| 作者： hschina 于 2006/7/16 15:00:00 發(fā)布：
致chunxx：你的意思我理解的對么？ 不知我理解的對不對，是不是這樣—— 1。鎖存來自數(shù)據(jù)總線的數(shù)據(jù)和向數(shù)據(jù)總線發(fā)送數(shù)據(jù)時(shí)不要用IOW和IOR的沿進(jìn)行觸發(fā)，而是單獨(dú)給一個(gè)系統(tǒng)時(shí)鐘。 2。用系統(tǒng)時(shí)鐘的沿與IOW或IOR的電平組成組合邏輯，產(chǎn)生寄存器的鎖存信號，使得片內(nèi)的所有動(dòng)作都以系統(tǒng)時(shí)鐘為唯一的時(shí)鐘，以利于同步動(dòng)作。 這樣的話，有一個(gè)問題我不太明白： 假設(shè)IOW和IOR的脈沖寬度是0.1微秒，那我的系統(tǒng)時(shí)鐘的頻率就必須高于10MHZ。只有這樣，才能保證在任何時(shí)候IOW或IOR發(fā)生時(shí)，總能在IOW或IOR的低電平周期內(nèi)得到一個(gè)系統(tǒng)時(shí)鐘的上升或下降沿。 這樣的話，系統(tǒng)時(shí)鐘的頻率不是要很高么？ 是用高頻時(shí)鐘，讓系統(tǒng)內(nèi)部的動(dòng)作都同步？ 還是不用高頻時(shí)鐘，讓系統(tǒng)內(nèi)部的動(dòng)作異步操作？ 哪種對功耗和穩(wěn)定性更有利呢？ |
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| 作者： chunxx 于 2006/7/16 23:03:00 發(fā)布：
是這樣啊 用同步觸發(fā)，時(shí)鐘肯定要比異步的高啊。偶而還有用異步的方式，其實(shí)就是 時(shí)鐘跟不上時(shí)的無奈選擇，用同步觸發(fā)已經(jīng)是主流共識。同步方式寄存器只 在符合條件時(shí)翻轉(zhuǎn)，功耗不一定比異步高。反而發(fā)生競爭冒險(xiǎn)發(fā)熱就大了。 10MHZ頻率不高，EPM7160跑66M也不用帶散熱片，100M以上就要考慮了。 如果你的發(fā)熱是競爭冒險(xiǎn)引起的非正常發(fā)熱，穩(wěn)定性和功耗就是同一個(gè)問題， 沒有矛盾。 |
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| 13樓： | >>參與討論 |
| 作者： hschina 于 2006/7/16 23:19:00 發(fā)布：
多謝 我正在全面修改VHDL程序，包括必要的硬件修改，等結(jié)果出來了，再貼上來匯報(bào)。 |
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| 14樓： | >>參與討論 |
| 作者： hschina 于 2006/7/17 13:40:00 發(fā)布：
新問題 在提高時(shí)鐘頻率后，原來由CPLD產(chǎn)生的一個(gè)周期500mS的方波信號，現(xiàn)在需要用很大的分頻數(shù)才能得到。資源不夠了。 要是再另加類似555之類的芯片，工程就比較大了。 有沒有辦法在有限的資源下實(shí)現(xiàn)比較低的頻率輸出呢？ |
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| 15樓： | >>參與討論 |
| 作者： hschina 于 2006/7/17 23:15:00 發(fā)布：
這個(gè)帖子和另一個(gè)帖子都沒人回復(fù) 郁悶中。。。 |
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| 16樓： | >>參與討論 |
| 作者： xupeng 于 2008/4/15 15:00:38 發(fā)布：
你好，能把EMP7160的芯片資料（包括管腳圖）發(fā)給我一份，十分感激，查了好多地方都沒有。 |
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