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技術(shù)資料

VGA時序問題

作者：cpld163　欄目：EDA技術(shù)

VGA時序問題
菜鳥參考某篇文章寫的vga時序，望做過這個方面的大蝦指點一下，程序的時序是否正確。640*480

MODULE vga(clk,
           rst,
           vsync,
           hsync,
           h_bank,
           v_bank,
           cbank
           );
input         clk;
input         rst;
OUTPUT        vsync;
OUTPUT        hsync;
OUTPUT        h_bank;//行消隱
OUTPUT        v_bank;//場消隱
OUTPUT        cbank;//復(fù)合消隱
reg           vsync;//場同步
reg           hsync;//行同步
reg           [10:0]h_counter;//行計數(shù)器
reg           [10:0]v_counter;//場計數(shù)器
reg           [3:0]h_state;
reg           [3:0]v_state;
reg           h_bank;
reg           v_bank;
wire          cbank;
parameter     H_VEDIO=4'b0001;//顯示區(qū)域
parameter     H_FRONT=4'b0010;//消隱前肩
parameter     H_SYNC=4'b0100;//同步時間
parameter     H_BACK=4'b1000;//消隱后肩
parameter     V_VEDIO=4'b0001;
parameter     V_FRONT=4'b0010;
parameter     V_SYNC=4'b0100;
parameter     V_BACK=4'b1000;
always @(posedge  clk  or posedge rst)
  begin
  if(rst==1'b1)
    begin
    h_counter<=0;
    h_state<=H_VEDIO;
    h_bank<=1'b0;
    end
  else
    begin
    case(h_state)
       H_VEDIO:begin
               h_counter<=h_counter+1;
               if(h_counter==639)
                 h_state<=H_FRONT;
               hsync<=1'b1;
               h_bank<=1'b1;
               end
       H_FRONT:begin
               h_counter<=h_counter+1;
               if(h_counter==663)
                 h_state<=H_SYNC;
               hsync<=1'b1;
               h_bank<=1'b0;
               end
        H_SYNC:begin
               h_counter<=h_counter+1;
               if(h_counter==759)
                 h_state<=H_BACK;
                hsync<=1'b0;
               h_bank<=1'b0;
               end
        H_BACK:begin
               if(h_counter==799)
                 begin
                 h_counter<=0;
                 h_state<=H_VEDIO;
                 end
               else
                 h_counter<=h_counter+1;
               hsync<=1'b1;
               h_bank<=1'b0;
               end
    default:begin
            h_state<=H_VEDIO;
            h_bank<=1'b0;
            hsync<=1'b0;
            h_counter<=0;
            end
    endcase
    end
  end
always @(posedge clk or posedge rst)
  begin
  if(rst==1'b1)
    begin
    v_counter<=0;
    v_state<=V_VEDIO;
    v_bank<=1'b0;
    end
  else
    begin
    case(v_state)
      V_VEDIO:begin
              v_counter<=v_counter+1;
              if(v_counter==479)
                v_state<=V_FRONT;
              vsync<=1'b1;
              v_bank<=1'b1;
              end
      V_FRONT:begin

2樓：	>>參與討論
作者：吳明詩于 2006/6/3 19:00:00 發(fā)布：你故意省掉一些程序么？能運行么？我沒做過vga，不過你要是能和文章上的時序一樣的話，估計你的目的就達到了。你應(yīng)該也不是真得用吧。

3樓：	>>參與討論
作者： cpld163 于 2006/6/3 19:39:00 發(fā)布： re 不是真的用，學(xué)習(xí)寫出來看看，因為不清楚vga的時序，都是參照那片文章來做的。所以想知道這個程序的時序是否正確.

4樓：	>>參與討論
作者：吳明詩于 2006/6/4 11:45:00 發(fā)布：看不懂，下個狀態(tài)呢 V_SYNC: begin v_counter<=v_counter+1; if(v_counter==499) v_state<=V_FRONT; vsync<=1'b0; v_bank<=1'b0; end

5樓：	>>參與討論
作者： cpld163 于 2006/6/4 12:24:00 發(fā)布： RE 嬉嘻，沒看仔細，把前肩和后肩對調(diào)了。吳兄辛苦了��！還以為文章寫錯了狀態(tài)，呵呵!原來是我把它搞反了。 * - 本貼最后修改時間：2006-6-4 12:27:49 修改者：cpld163

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