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VHDL奇怪問題： |
| 作者：yjm919 欄目：嵌入式系統(tǒng) |
data(7 downto 0)<=LC(0 downto 3) & LC(4 downto 7); 1.如果改成 <=LC(0 to 3) & LC(4 to 7); 則提示與前面的方向不同，但是0到7怎么會是DOWNTO? 2.如果改成 <=LC(0 downto 7);則提示資源,LBA“G”不夠，其實(shí)與上面的式子是一樣的。 請高手指點(diǎn)一下。 |
| 2樓： | >>參與討論 |
| 作者： Zyouren 于 2006/5/30 15:07:00 發(fā)布：
綜合算法 綜合算法不一樣 同樣的功能,可以有不同的描述方法, 綜合生成的邏輯電路也有所不同,占用的資源就不一樣 |
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