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verilog里面怎么對一個輸出信號進(jìn)行初始置位？ |
| 作者：t1121 欄目：EDA技術(shù) |
CPLD芯片本身可能上電后自己置位低電平，但我需要上電置位高電平。 xiexie |
| 2樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/11 10:49:00 發(fā)布：
用個復(fù)位信號給寄存器賦值不就完了 |
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| 3樓： | >>參與討論 |
| 作者： t1121 于 2006/5/11 10:54:00 發(fā)布：
沒太明白吳明詩朋友的意思 你說的復(fù)位信號，是由上電復(fù)位電路輸出的嗎？ 軟件上又如何實現(xiàn)？ |
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| 4樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/11 11:00:00 發(fā)布：
re OUTPUT out; reg out; …… if(rst) begin out<=1; end …… |
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| 5樓： | >>參與討論 |
| 作者： teuton 于 2006/5/11 14:51:00 發(fā)布：
他的意思是說，需要在芯片外部給一個信號 例如說，按鍵復(fù)位一類的，我得經(jīng)驗是這樣的，你可以定義一個引腳作為復(fù)位輸入的引腳，注意需要有上拉電平，在上電的一瞬間可以不用手動復(fù)位也能完成系統(tǒng)復(fù)位，只是不符合工程嚴(yán)密的精神。單是我的經(jīng)驗證明，基本能夠達(dá)到效果！ |
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| 6樓： | >>參與討論 |
| 作者： xjg1111 于 2006/5/14 0:33:00 發(fā)布：
re if(rst) begin out<=1; end …… 一般這樣做，加電就會初始化成高電平，仿真一下可以看到。 |
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| 7樓： | >>參與討論 |
| 作者： 54liugang 于 2006/5/16 14:06:00 發(fā)布：
樓上的說法可以嗎？ 請問樓上大俠你說的方法如果rst信號沒來之前不out還是0嗎？我同事給ALTERA打電話問了，可以在pin下菜單里配置初始值。 |
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| 8樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/16 14:37:00 發(fā)布：
這個看你的要求了。何況樓主也沒說的很清楚 |
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| 9樓： | >>參與討論 |
| 作者： t1121 于 2006/5/18 10:45:00 發(fā)布：
再問一下 回 吳明詩 朋友，你說的意思我也想過，可是我寫的程序里還有一段always語句，不知道能不能和你那段程序同時對輸出信號out賦值？ 回 54liugang 朋友，你說的是對輸出管腳設(shè)置輸入三態(tài)嗎？我這里怎么試了不行？ |
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| 10樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/18 22:18:00 發(fā)布：
re 沒問題.為了保證工作穩(wěn)定應(yīng)該有個復(fù)位信號. 54liugang朋友說的情況沒見過.應(yīng)該是對不用的管腳吧.沒配置之前,芯片又怎么定義管教輸出呢?邏輯上不通.倒是所有的管腳應(yīng)為高阻態(tài)(fpga).cpld配置后,管腳在沒有信號變化的情況下,管腳輸出也是固定的呀.照54liugang說得,管腳不受內(nèi)部邏輯驅(qū)動了.稍微想想不可能呀.也可能是我見識短了.回去再看看資料. |
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| 11樓： | >>參與討論 |
| 作者： xjg1111 于 2006/5/19 0:42:00 發(fā)布：
re 54liugang 按這段程序的意思的是RST有效后，才會把out 置成高， if(rst) begin out<=1; end 實際上很多綜合工具綜合的時候，一開始就會把它綜合成高，quartus就是這樣...可以仿真一下試試。因為FPGA是LE的RAM結(jié)構(gòu)，配置的時候，它會把這個RAM值直接寫成1. |
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| 12樓： | >>參與討論 |
| 作者： t1121 于 2006/5/19 9:07:00 發(fā)布：
回 吳明詩 朋友 回 吳明詩 朋友，我覺得不行吧，我的程序是這樣的。 always @(posedge clk or posedge rst) begin if(rst)out=1; //這里對posedge clk進(jìn)行處理 end 我板上的要求是，不能有復(fù)位按鈕，復(fù)位只能靠關(guān)電、上電。 所以我的rst信號對應(yīng)的管腳直接接到了VCC。 但是一旦遇到posedge clk，程序也會跳進(jìn)always內(nèi)部的語句。 這時if(rst)out=1;就顯得多余了。 而且又沒法用兩個always。 我是新手，還望高手多多指教！謝謝了。 |
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| 13樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/5/19 12:02:00 發(fā)布：
你rst外面接個電容也行呀。 沒看明白你寫的什么意思。 always@(posedge clk4 or posedge reset) begin if(reset == 1'b1) begin pcplus1 = 11'b00000000000; pc = 11'b00000000000; end else begin pcplus1 = pc_in + 1'b1; pc = pc_in; end end 你參考一下吧 |
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