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關于cypress公司cy7c1354 sram接口問題 |
| 作者：ymj2001 欄目：EDA技術 |
我用XILINX vietexII系列FPGA做了一個與CYPRESS公司cy7c1354 SRAM接口時序模塊。有時工作正常，但有時我的程序加了另外一些模塊，就不正常了。（這些模塊與接口模塊電路不相關。）所有的模塊用狀態(tài)機實現(xiàn)，數(shù)據(jù)從一個模塊流出，進入下一個模塊。最后把數(shù)據(jù)寫入cy7c1354 。我想請教大家這是為什么呢？？有哪位大俠寫過cy7c1354這種 zbt SRAM的控制電路嗎，請指教。謝謝！！ |
| 2樓： | >>參與討論 |
| 作者： fxwang 于 2006/4/23 0:43:00 發(fā)布：
接口時序可能有問題 你增加了電路以后，fpga的布線就發(fā)生了變化，相應的輸出的時序也會有些變化。如果你的設計工作頻率較高或是最初設計時的時序就不好，布線的影響就會很明顯。 |
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| 3樓： | >>參與討論 |
| 作者： xjg1111 于 2006/4/23 18:38:00 發(fā)布：
re 應該是時序操作有問題， 可以仿真一下。 |
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