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關(guān)于三態(tài)門的請教，高手請進(jìn) |
| 作者：haoren 欄目：EDA技術(shù) |
本人在fpga內(nèi)部的兩個模塊采用的是一組雙向總線的連接方式． 總線描述的方式采用那種常規(guī)的三態(tài)總線方式． 本人可以肯定每個每個模塊的三態(tài)總線讀寫都是好的．沒有問題． 雖然一個是ＡＨＤＬ寫的．一個是用ＶeriloG寫的． 但是在兩個總線進(jìn)行連接的過程中，在時序仿真中發(fā)現(xiàn)總線始終被嵌位為０． 特此在此求解． 本人所知的是在ＦＰＧＡ內(nèi)部使用帶有三態(tài) 的總線可能會增加功耗，但是為得到不能使用的定論． 在ＡＬＴＥＲＡ的ＡＶＡＬＯＮ總線中也提到這一點． |
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| 作者： 吳明詩 于 2006/4/21 13:20:00 發(fā)布：
還是貼出來，大家看看吧。這么說不明白呀 |
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